Reed Solomon解码器及解码方法技术

本发明专利技术公开了一种Reed?Solomon解码器及解码方法，该解码器包括：伴随式计算模块，其具有2T个伴随式计算子单元，用于根据待解码码流生成2T个伴随式多项式系数；解码FIFO存储器，用于对待解码码流进行缓存；求解关键方程模块，用于获得错误位置多项式的系数和错误值多项式的系数；和钱氏搜索与错误计算模块，用于计算错误值和错误位置，以及根据错误值和错误位置对解码FIFO存储器中缓存的待解码码流进行纠错以生成解码后的码流。本发明专利技术的Reed?Solomon解码器具有数据的输入与输出之间时间延迟小、纠错位数可配置的优点。本发明专利技术的解码方法的解码速度快，解码效率高。

【技术实现步骤摘要】
ReedSolomon解码器及解码方法
本专利技术涉及编解码
，特别涉及一种ReedSolomon解码器及解码方法。
技术介绍
集成电路已经发展到将一个或多个系统的功能完整的集成在单颗芯片上，成为系统级芯片(SystemonaChip，简称为SoC)。随着半导体技术的进步，以及市场对高性能、高集成度、低功耗、低成本芯片需求的提升，SoC的集成度不断提高。满足多种应用的要求，可移植性好、可复用的标准IP将为SOC的开发节省时间和成本。业界已经公认基于IP(IntellectualProperty，以下简称IP)复用技术已成为复杂SoC设计的重要技术。这种设计技术是将厂家提供的大量的标准IP模块集成到一个芯片上，使之形成一个独立完整的系统。在存储设备、无线通信、数字电视、卫星通信等领域，ReedSolomon编解码广泛应用。然而现有ReedSolomon编解码的缺点是，数据的输入输出延迟较大，纠错位数不可配置。
技术实现思路
本专利技术旨在至少解决上述技术问题之一。为此，本专利技术的一个目的在于提出一种ReedSolomon解码器，该解码器具有数据的输入与输出之间时间延迟小、纠错位数可配置的优点。本专利技术的另一目的在于提出一种纠错位数可配置、代码极易扩展的ReedSolomon解码方法，该方法具有解码速度快的优点。为了实现上述目的，本专利技术第一方面实施例提出的ReedSolomon解码器，包括：伴随式计算模块，所述伴随式计算模块具有2T个伴随式计算子单元，其中，T为纠错字符数，所述伴随式计算模块用于根据待解码码流生成2T个伴随式多项式系数；解码FIFO存储器，所述解码FIFO存储器用于对所述待解码码流进行缓存；求解关键方程模块，所述求解关键方程模块用于根据所述伴随式计算模块生成的2T个伴随式多项式系数获得错误位置多项式的系数和错误值多项式的系数；和钱氏搜索与错误计算模块，所述钱氏搜索与错误计算模块用于根据所述求解关键方程模块获得的错误位置多项式的系数和错误值多项式的系数分别计算错误值和错误位置，以及根据所述错误值和错误位置对所述解码FIFO存储器中缓存的待解码码流进行纠错以生成解码后的码流。根据本专利技术实施例的ReedSolomon解码器，通过预设的纠错位数T，待解码流在伴随式计算模块中分别用2T个伴随式计算子单元计算得到2T个伴随式多项式系数，接着求解关键方程模块根据该2T个伴随式多项式系数计算得到错误位置多项式和错误值多项式的系数，然后钱氏搜索与错误计算模块根据该错误位置多项式和错误值多项式的系数计算得到错误值和错误位置，最后对缓存在解码FIFO存储器中的待解码流进行纠错，从而得到解码后码流。通过该解码器可以对预设的纠错位数灵活配置，从而可以实现该解码器的多种纠错能力，且该解码器具有数据的输入与输出之间时间延迟小的优点。本专利技术第二方面实施例的ReedSolomon解码方法，包括以下步骤：对待解码码流进行缓存；根据所述待解码码流生成2T个伴随式多项式系数；根据所述2T个伴随式多项式系数获得错误位置多项式的系数和错误值多项式的系数；根据所述错误位置多项式的系数和错误值多项式的系数分别计算错误值和错误位置；和根据所述错误值和错误位置对所述缓存的待解码码流进行纠错以生成解码后的码流。根据本专利技术实施例的ReedSolomon解码方法，能够对纠错位数进行灵活配置、且具有代码极易扩展的优点。此外，该方法对待解码流的解码前后的输入与输出之间的时间延迟相对较短，进而提高解码效率。本专利技术附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。附图说明本专利技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：图1为本专利技术实施例的ReedSolomon解码器的结构图；图2为本专利技术实施例的伴随式计算模块的结构图；图3为本专利技术实施例的伴随式计算模块的功能计算子单元的结构图；图4为本专利技术实施例的求解关键方程模块的结构图；图5为本专利技术实施例的求解关键方程模块的第一类迭代处理单元的结构图；图6为本专利技术实施例的求解关键方程模块的第二类迭代处理单元的结构图；图7为本专利技术实施例的求解关键方程模块的第三类迭代处理单元的结构图；图8为本专利技术实施例的钱氏搜索与错误计算模块的结构图；图9为本专利技术实施例的钱氏搜索计算单元0的结构图；图10为本专利技术实施例的钱氏搜索计算单元1至T的结构图；图11为本专利技术实施例的福尼公式计算单元0的结构图；图12为本专利技术的福尼公式计算单元1至T-1的结构图；图13为本专利技术的解码器主控制器的状态配置与转换示意图；和图14为本专利技术实施例的ReedSolomon解码方法的流程图，其中，图2、图4和图8中所示的t为纠错字符数。具体实施方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。在本专利技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本专利技术中的具体含义。以下结合附图1-13首先描述根据本专利技术实施例的ReedSolomon解码器。如图1所示，为本专利技术实施例的ReedSolomon解码器的结构图。根据本专利技术实施例的ReedSolomon解码器100包括伴随式计算模块110、解码FIFO存储器120、求解关键方程模块130和钱氏搜索与错误计算模块140。伴随式计算模块110具有2T个伴随式计算子单元，T为纠错字符数，所述伴随式计算模块110用于根据待解码码流生成2T个伴随式多项式系数。纠错位数T的值可以根据需要进行配置，从而灵活改变该解码器100的纠错能力，对于待解码码流，如果其要求精度高，可以通过增加T值的方式提高解码精度。解码FIFO存储器120用于对所述待解码码流进行缓存。当需要待解码码流的时候，从解码FIFO存储器120获得待解码码流的速度快，节省时间。求解关键方程模块130用于根据所述伴随式计算模块110生成的2T个伴随式多项式系数获得错误位置多项式的系数和错误值多项式的系数。作为一个具体的例子，在本专利技术的一些示例中，求解关键方程模块130可以采用RiBM算法进行迭代计算，从而得到错误位置多项式的系数和错误值多项式的系数。钱氏搜索与错误计算模块140用于根据所述求解关键方程模块130获得的错误位置多项式的系数和错误值多项式的系数分别计算错误值和错误位置，以及根据所述错误值和错误位置对所述解码FIFO存储器120中缓存的待解码码流进行纠错以生成解码后的码流。根据本专利技术实施例的ReedSolomon解码器100，通过预设的纠错位数T，待解码流在伴随式计算模块110中分别用2T个伴随式计算子单元计算得到2T个伴随式多项式系数，接着求解关键方程模块130根据该2T个伴随式多项式系数计算得到错误位置多项式和错误值多项式的系数，然后钱本文档来自技高网...

【技术保护点】
一种Reed？Solomon解码器，其特征在于，包括：伴随式计算模块，所述伴随式计算模块具有2T个伴随式计算子单元，其中，T为纠错字符数，所述伴随式计算模块用于根据待解码码流生成2T个伴随式多项式系数；解码FIFO存储器，所述解码FIFO存储器用于对所述待解码码流进行缓存；求解关键方程模块，所述求解关键方程模块用于根据所述伴随式计算模块生成的2T个伴随式多项式系数获得错误位置多项式的系数和错误值多项式的系数；和钱氏搜索与错误计算模块，所述钱氏搜索与错误计算模块用于根据所述求解关键方程模块获得的错误位置多项式的系数和错误值多项式的系数分别计算错误值和错误位置，以及根据所述错误值和错误位置对所述解码FIFO存储器中缓存的待解码码流进行纠错以生成解码后的码流。

【技术特征摘要】
1.一种ReedSolomon解码器，其特征在于，包括：伴随式计算模块，所述伴随式计算模块具有2T个伴随式计算子单元，其中，T为纠错字符数，所述伴随式计算模块用于根据待解码码流生成2T个伴随式多项式系数；解码FIFO存储器，所述解码FIFO存储器用于对所述待解码码流进行缓存；求解关键方程模块，所述求解关键方程模块用于根据所述伴随式计算模块生成的2T个伴随式多项式系数获得错误位置多项式的系数和错误值多项式的系数，所述错误位置多项式可表示为：∧(z)＝1+λ1z+λ2z2+....+λrzr，所述错误值多项式可表示为：Ω(z)＝ω0+ω1z+ω2z2+....+ωr-1zr-1，关键方程多项式表示为：∧(z)·S(z)＝Ω(z)modz2r，其中，r为纠错字符数，S(z)为伴随式多项式，z为有限域变量，λ1至λr为错误位置多项式的系数，ω1…ωr为错误值多项式的系数；和钱氏搜索与错误计算模块，所述钱氏搜索与错误计算模块用于根据所述求解关键方程模块获得的错误位置多项式的系数和错误值多项式的系数分别计算错误值和错误位置，以及根据所述错误值和错误位置对所述解码FIFO存储器中缓存的待解码码流进行纠错以生成解码后的码流。2.如权利要求1所述的ReedSolomon解码器，其特征在于，还包括：解码器主控制器，所述解码器主控制器分别与所述解码FIFO存储器、所述伴随式计算模块、所述求解关键方程模块和所述钱氏搜索与错误计算模块相连，所述解码器主控制器用于控制所述伴随式计算模块、所述求解关键方程模块、所述钱氏搜索与错误计算模块和所述解码FIFO存储器的工作状态。3.如权利要求2所述的ReedSolomon解码器，其特征在于，所述伴随式计算模块还用于根据所述2T个伴随式计算子单元的计算结果生成错误标志位。4.如权利要求3所述的ReedSolomon解码器，其特征在于，所述伴随式计算模块进一步包括2T个伴随式计算子单元和与所述2T个伴随式计算子单元相连的伴随式状态机，所述2T个伴随式计算子单元，用于在所述伴随式状态机的控制下分别根据所述待解码码流生成2T个伴随式多项式系数；所述伴随式状态机，用于根据所述解码器主控制器的控制信号控制所述2T个伴随式计算子单元的工作时序，及根据所述2T个伴随式多项式系数判断是否存在错误，以生成所述错误标志位。5.如权利要求4所述的ReedSolomon解码器，其特征在于，所述伴随式计算子单元进一步包括有限域加法器、与所述有限域加法器相连的常数项有限域乘法器，和分别与所述有限域加法器和所述常数项有限域乘法器相连的寄存器，所述有限域加法器用于对所述待解码码流和所述常数项有限域乘法器的输出结果进行有限域加法处理以生成伴随式多项式系数；所述常数项有限域乘法器用于对所述寄存器的输出的多项式系数和有限域常数进行乘法处理；所述寄存器具有加载和保持功能，所述寄存器根据所述伴随式状态机的控制信号进行所述伴随式多项式系数的加载和输出，其中，所述寄存器在所述控制信号为保持信号时，保持所述寄存器的输出不变，在所述控制信号为加载信号时，所述寄存器加载并输出相应的伴随式多项式系数。6.如权利要求1所述的ReedSolomon解码器，其特征在于，所述求解关键方程模块根据RiBM算法进行迭代计算以获得错误位置多项式的系数和错误值多项式的系数。7.如权利要求6所述的ReedSolomon解码器，其特征在于，所述求解关键方程模块进一步包括2T个依次相连的第一类迭代处理单元、T个依次相连的第二类迭代处理单元、1个第三类迭代处理单元和分别与所述第一类迭代处理单元、第二类迭代处理单元和第三类迭代处理单元相连的解关键方程状态机，其中，所述第一类迭代处理单元用于根据所述解关键...

【专利技术属性】
技术研发人员：张威，朱子宇，
申请(专利权)人：比亚迪股份有限公司，
类型：发明
国别省市：