一种低延时的QC-LDPC并行编码器和编码方法技术

本发明专利技术涉及一种解决QC-LDPC码低延时并行编码的方案，其特征在于，所述QC-LDPC低延时并行编码器主要由寄存器、求和阵列、选择扩展器和b位二输入异或门四部分组成。本发明专利技术提供的QC-LDPC低延时并行编码器无缓存延时，能在总体上提高编码速度的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。

【技术实现步骤摘要】

本专利技术涉及通信领域，特别涉及一种通信系统中QC-LDPC码并行编码器的低延时实现方法。
技术介绍
由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。低密度奇偶校验(Low-Density Parity-Check, LDPC)码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码,其编码可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator，SRAA)加以实现。 SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi^ (I彡i彡a, I彡j彡t)构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。并行SRAA法的编码速度快，但需要先把信息向量缓存完毕才能开始编码，导致延时长。如果采用逐位输入信息比特的方式，那么缓存信息向量造成的延时长达ab个时钟周期。并行SR本文档来自技高网...

【技术保护点】
一种QC？LDPC码的低延时并行编码器，QC？LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵Gi,j构成的阵列，其中，a、t、b是正整数，c=t？a，1≤i≤a，1≤j≤t，b=ux，u、x是正整数，生成矩阵G对应码字v=(s,p)，G的前a块列对应的是信息向量s=(e0,e1,…,eab？1)，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s1,s2,…,sa)，校验向量p被等分为c段，即p=(p1,p2,…,pc)，其特征在于，所述编码器包括以下部件：寄存器R1～Rt，寄存器R1～Ra用于缓存信息向量s=(s1,s2,…,sa)，寄存器Ra+1～Rt用于计...

【技术特征摘要】
1.一种QC-LDPC码的低延时并行编码器，QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi,」构成的阵列,其中，a、t、b是正整数,c=t-a, l^i^a,t,b=ux,u、x是正整数，生成矩阵G对应码字V= (S，P)，G的前a块列对应的是信息向量S= (e0, θ1；…，^1)，后c块列对应的是校验向量P，以b比特为一段，信息向量s被等分为a段，即S=(Sl，S2,…，sa)，校验向量P被等分为c段，即P= (Pl, P2,…，P。)，其特征在于，所述编码器包括以下部件 寄存器R1 Rt，寄存器R1 Ra用于缓存信息向量S= (Sl, S2,-, sa)，寄存器Ra+1 Rt用于计算和存储校验向量P= (P1, Pb…，Pc); 求和阵列，对并行输入的U位信息比特em，em+1，…，em+u_i进行组合求和，其中，O ^ n<ax ； 选择扩展器M1 M。，在求和阵列运算结果的基础上，完成向量(em，em+1，…，与子块行矩阵Up的并行乘法，其中，I彡P彡a，P=[n/x]+l，符号[n/x]表示不大于n/x的最大整数； b位二输入异或门A1 AyA1将向量(em，em+1，. . .，与子块行矩阵Up乘积的第I段b比特累加到寄存器Ra+1中，其中，I彡I彡C。2.如权利要求I所述的并行编码器，其特征在于，所述子块行矩阵Up是由生成矩阵G第P块行、后c块列中所有循环矩阵的前u行构成的。3.如权利要求I所述的并行编码器，其特征在于，所述求和阵列有u个输入端和2U-1个输出端，求和阵列对并行输入的u位信息比特em，em+1，…，进行组合求和，所有子块行矩阵共有2U_1个不同的非零列向量,它们与向量(em, em+1,…，Gun^1)的内积对应...

【专利技术属性】
技术研发人员：蔡超时，张鹏，杨霏，
申请(专利权)人：苏州威士达信息科技有限公司，
类型：发明
国别省市：