集成电路和解码器制造技术

本公开涉及集成电路和解码器。该集成电路包括相变存储器(PCM)单元、耦合至PCM单元的阵列的位线。集成电路还包括第一解码器电路，具有多个晶体管，其具有第一导电型、耦合在一起并耦合至多个位线中给定位线、配置为将程序电流脉冲注入选择的PCM单元。另外，集成电路包括第二解码器电路，具有多个晶体管，其具有第二导电型、耦合在一起并耦合至给定位线、配置为在程序电流脉冲结束时对给定位线放电。

【技术实现步骤摘要】

本技术涉及存储器领域，尤其是用于非易失性存储器设备的程序脉冲的解码器。
技术介绍
非易失性相变存储器(PCM)包括具有在具有不同电特性的相位之间切换的能力的材料。例如，这些材料能够在无序的无定形相位和有序的单晶或多晶相位之间切换，并且两个相位与显著不同的值的电阻率相关联，并且因而与存储的数据的不同值相关联。例如，周期表的VI族元素(例如碲(Te)、硒(Se)或锑(Sb))被称作硫属化物(chalcogenides)或硫属化材料，其能够有利地用于制造相变存储器单元。通过设置为分别与硫属化材料的区域接触的电阻电极(通常称作加热器)，通过局部升高硫属化材料单元的温度来获取相位变化。选择设备(例如MOSFET)连接到加热器，并使编程电流能够流经相应的散热器。电流通过焦耳效应生成相变必需的温度。在读取期间，通过施加低得不足以导致明显加热的电压，接着通过读取单元中流动的电流值，来检测硫属化材料的状态。由于电流与硫属化材料的导电性成比例，因此可以确定材料处于哪种状态，从而确定存储器单元中存储的数据。非易失性存储器包括按行(字线)和列(位线)组织的存储器单元阵列。在PCM的情况下，各存储器单元由串联连接的相变存储器元件和选择晶体管构成。基于在输入处接收的逻辑地址信号和更多的解码方案，列编码器和行编码器使能存储器单元(尤其是对应的字线和位线)的选择。列编码器可以包括模拟选择开关，在其相应的控制端子上接收地址信号。选择开关可以根据层次级别的树形结构来组织，其在各层次级别中的数目与组织关联，并与存储器阵列的大小关联。选择开关在使能时根据想要实现的操作，允许使选择的位线处于确定值的电压和/或电流。具体而言，在编程级或读取级和选择的位线之间创建电流路径。电流路径由串联的某个数量的选择开关限定，并且对于编程级和对于读取级(在存储器阵列内)都是相同的。具体而言，在电流路径的上游，通常提供选择器以将路径替换地与编程级或读取级关联。通常，在用于在读取级中读取数据的感应放大器内部生成用于读取操作的位线偏置电压，在有意提供的编程级中的编程驱动器内部生成用于写操作的位线偏置电压。感应放大器通过比较在选择的存储器单元中流动的电流与在参考单元中流动的参考电流，执行存储器单元中存储的数据的读取。在PCM这一具体情况下，为了执行写操作，通过选择的存储器单元施加高电流程序脉冲。当给存储器单元施加高电流时，程序电流脉冲的终止可能是关键的。另外，未选的存储器单元的位线是浮置的，并且通过存储器单元自身放电。对于保留纠正数据规定的持续周期，可靠性是对PCM单元的主要考虑。由于也处于高电压的位线的高电容，因此通过PCM单元的位线的放电路径可以生成弱设置状态。
技术实现思路
根据本公开的一个方面，提供一种集成电路，包括：相变存储器PCM单元的阵列；耦合至所述PCM单元的阵列的多个位线；第一解码器电路，包括具有第一导电型的相应的多个晶体管，所述多个晶体管耦合在一起并耦合至所述多个位线中的给定的位线，所述多个晶体管被配置为将程序电流脉冲注入从所述PCM单元的阵列中选择的PCM单元；以及第二解码器电路，包括具有第二导电型的多个晶体管，所述多个晶体管耦合在一起并耦合至所述给定的位线，所述多个晶体管被配置为在所述程序电流脉冲结束时对所述给定的位线放电。可选地，所述第一导电型的多个晶体管包括P型晶体管，并且所述第二导电型的多个晶体管包括N型晶体管。可选地，该集成电路进一步包括第一晶体管，所述第一晶体管耦合至所述第二解码器电路并且被配置为使能所述第二解码器电路以在所述程序电流脉冲结束时将所述给定的位线放电至参考电压。可选地，该集成电路进一步包括放电电路，所述放电电路具有耦合至所述第一晶体管的栅极端子的输出并且被配置为在所述程序电流脉冲结束时提供放电信号以激活所述第一晶体管。可选地，所述第一晶体管包括N型晶体管。可选地，在所述程序电流脉冲结束时，所述放电电路由使能信号使能。可选地，在所述程序电流脉冲结束时，由所述第二解码器电路将所选择的PCM单元与所述给定的位线的放电隔离。可选地，所述第二导电型的多个晶体管包括低电压晶体管。根据本公开的一个方面，提供一种用于相变非易失性存储设备的解码器，所述相变非易失性存储设备包括多个相变存储器PCM单元和耦合至其上的多个位线，所述解码器电路包括：具有第一导电型的第一多个晶体管，所述第一多个晶体管耦合在一起并耦合至所述多个位线中的给定的位线并且被配置为将程序电流脉冲注入从多个PCM单元中选择的PCM单元；以及具有第二导电型的第二多个晶体管，所述第二多个晶体管耦合在一起并耦合至所述给定的位线并且被配置为在所述程序电流脉冲结束时对所述给定的位线放电。可选地，所述第一导电型的多个晶体管包括P型晶体管，并且所述第二导电型的多个晶体管包括N型晶体管。可选地，所述解码器进一步包括第一晶体管，所述第一晶体管耦合至所述第二多个晶体管并且被配置为使能所述第二多个晶体管以在所述程序电流脉冲结束时将所述给定的位线放电至参考电压。可选地，所述解码器进一步包括放电电路，所述放电电路具有耦合至所述第一晶体管的栅极端子的输出并且被配置为在所述程序电流脉冲结束时提供放电信号以激活所述第一晶体管。可选地，所述第一晶体管包括N型晶体管。可选地，所述放电电路由使能信号在所述程序电流脉冲结束时使能。可选地，在所述程序电流脉冲结束时，由所述第二多个晶体管将所选择的PCM单元与所述给定的位线的放电隔离。可选地，所述第二导电型的多个晶体管包括低电压晶体管。附图说明图1为现有技术中非易失性存储设备(尤其是PCM型)的一部分以及列解码器的示意电路图。图2为根据本技术的非易失性存储设备(尤其是PCM型)的一部分的示意电路图。图3为针对图2的设备生成放电信号的电路的示意电路图。具体实施方式下文现在将参考示出本技术的优选实施例的附图，更完整地描述本技术。然而，本技术可以以许多不同的形式体现，不该解释为限于本文记载的实施例。相反，因提供了这些实施例，本公开文件是详尽、完整的将向本领域技术人员完整地表达本技术的范畴。类似的编号始终指示类似的元件。首先参考图1，描述现有技术的非易失性存储设备(尤其是PCM型)的一部分，其整体由参考编号10指示。具体而言，如本领域技术人员所知的那样，现有技术的非易失性存储设备10包括根据阵列字线WL和阵列位线BL布置的多个存储器单元16。每个存储器单元16彼此相同，并且包括相变元件18和操作地耦合至相变元件18的选择器元件20。相变元件18包括相变材料(例如，硫属化物)，并且能以与相变材料呈现的各种相位相关联的电阻电平的形式存储数据。选择器元件20为NMOS晶体管，其栅极端子连接到阵列字线WL，其漏极端子连接到相变元件18，其源极端子连接到参考电势(尤其是接地，GND)。控制选择器元件20被控制为在编程操作期间在被选择时使编程电流脉冲经相变元件18通过。存储器设备10进一步包括用于选择对应于待寻址的存储器单元16的位线BL的第一解码器电路15以及用于选择对应于待寻址的存储器单元的阵列字线WL的行解码器(未示出)。第一解码器电路15由在电压参考VDD和待编程的存储器单元16之间连接的第一导电型的串联的晶体管19、22、24和26晶体管本文档来自技高网...

【技术保护点】
一种集成电路，其特征在于，包括：相变存储器PCM单元的阵列；耦合至所述PCM单元的阵列的多个位线；第一解码器电路，包括具有第一导电型的相应的多个晶体管，所述多个晶体管耦合在一起并耦合至所述多个位线中的给定的位线，所述多个晶体管被配置为将程序电流脉冲注入从所述PCM单元的阵列中选择的PCM单元；以及第二解码器电路，包括具有第二导电型的多个晶体管，所述多个晶体管耦合在一起并耦合至所述给定的位线，所述多个晶体管被配置为在所述程序电流脉冲结束时对所述给定的位线放电。

【技术特征摘要】
2015.12.16 US 14/971,3451.一种集成电路，其特征在于，包括：相变存储器PCM单元的阵列；耦合至所述PCM单元的阵列的多个位线；第一解码器电路，包括具有第一导电型的相应的多个晶体管，所述多个晶体管耦合在一起并耦合至所述多个位线中的给定的位线，所述多个晶体管被配置为将程序电流脉冲注入从所述PCM单元的阵列中选择的PCM单元；以及第二解码器电路，包括具有第二导电型的多个晶体管，所述多个晶体管耦合在一起并耦合至所述给定的位线，所述多个晶体管被配置为在所述程序电流脉冲结束时对所述给定的位线放电。2.根据权利要求1所述的集成电路，其特征在于，所述第一导电型的多个晶体管包括P型晶体管，并且所述第二导电型的多个晶体管包括N型晶体管。3.根据权利要求1所述的集成电路，其特征在于，进一步包括第一晶体管，所述第一晶体管耦合至所述第二解码器电路并且被配置为使能所述第二解码器电路以在所述程序电流脉冲结束时将所述给定的位线放电至参考电压。4.根据权利要求3所述的集成电路，其特征在于，进一步包括放电电路，所述放电电路具有耦合至所述第一晶体管的栅极端子的输出并且被配置为在所述程序电流脉冲结束时提供放电信号以激活所述第一晶体管。5.根据权利要求3所述的集成电路，其特征在于，所述第一晶体管包括N型晶体管。6.根据权利要求4所述的集成电路，其特征在于，在所述程序电流脉冲结束时，所述放电电路由使能信号使能。7.根据权利要求1所述的集成电路，其特征在于，在所述程序电流脉冲结束时，由所述第二解码器电路将所选择的PCM单元与所述给定的位线的放电隔离。8.根据权利要求1所述的集成电路，其特...

【专利技术属性】
技术研发人员：M·帕索蒂，M·卡里希米，V·拉纳，
申请(专利权)人：意法半导体股份有限公司，意法半导体国际有限公司，
类型：新型
国别省市：意大利;IT