缓冲器电路和集成电路制造技术

在由ＦＥＴ４１、４２、５１和５２组成的两级反相器电路中，ＦＥＴ３１的源极和栅极分别连接到电源ＶＤ１和电源ＶＤ２。ＦＥＴ３１的漏极连接到ＦＥＴ４１的源极。ＦＥＴ３２的源极和栅极分别连接到电源ＶＤ２和电源ＶＤ１。ＦＥＴ３２的漏极连接到ＦＥＴ３３的源极。ＦＥＴ３３的栅极连接到电源ＶＤ２，并且ＦＥＴ３３的漏极连接到ＦＥＴ４１、３１、３２和３４的背栅极。ＦＥＴ　３１的漏极连接到ＦＥＴ３２的漏极。当接通或切断电源时，防止了不必要的电流流动。

【技术实现步骤摘要】

本专利技术涉及装配有具有不同电压的电源并且包括CMOS反相器电路作为逻辑门电路的缓冲器电路(buffer circuit)，或者涉及装配有这种缓冲器电路的集成电路。
技术介绍
因为诸如便携电话和笔记本大小的个人计算机之类的便携式装置通常是由电池供电的，所以要求这些装置具有低功耗，以便经受长时间使用。因此，在这些装置中使用的每个集成电路被分为用于每种功能的块。取决于这种装置的使用条件，只向当时该装置工作所需的功能块供电，由此达到省电的目的。这种集成电路被配置为使用这样的电源，这种电源取决于集成电路的功能，而具有不同的电压，以最大限度地降低电源电压并减少功耗。因此，集成电路装配有缓冲器电路，用作在使用具有不同电压的电源的电路之间的信号接口。图1A是示出了传统缓冲器电路(由标号200表示)的配置的电路图。例如，来自为了在集成电路100内获得预定功能而以驱动电压VDD1工作的功能块(未示出)的输出信号被输入到缓冲器电路200。另一方面，缓冲器电路200将输出信号输出到另一功能块(未示出)，该功能块以低于VDD1的驱动电压VDD2工作。这种情形中，缓冲器电路200具有降压电路，用于将集成电路100的驱动电压从高电压VDD1降低到低电压VDD2。在这种类型的缓冲器电路200中，反相器电路210连接到具有高电压VDD1的电源VD1，其输出连接到反相器电路220的输入，而反相器电路220连接到具有低电压VDD2的电源VD2。图1B是示出了图1A所示的两个反相器电路210和220的具体电路配置的电路图。反相器电路210由P沟道FET 211和N沟道FET 212组成，其中FET 211的源极连接到电源VD1，N沟道FET 212的源极连接到FET211的漏极。FET 212的漏极接地。FET 211和212的栅极彼此连接在一起，用作反相器电路210的输入端。另外，FET 211的漏极和FET 212的源极的连接节点用作反相器电路210的输出端。类似地，反相器电路220由P沟道FET 221和N沟道FET 222组成，其中FET 221的源极连接到电源VD2，N沟道FET 222的源极连接到FET221的漏极。FET 222的漏极接地。FET 221和222的栅极彼此连接在一起，用作反相器电路220的输入端。另外，FET 221的漏极和FET 222的源极的连接节点用作反相器电路220的输出端。在装配有这种缓冲器电路200的集成电路100中，取决于集成电路100的工作状态，例如，切断电源VD1以停止在电源VD1上工作的功能块的工作，或者切断VD2以停止在电源VD2上工作的功能块的工作，重复接通和切断电源VD1和VD2。这减少了电路的功耗。另外，日本专利申请早期公开No.2000-341110提出了一种CMOS晶体管电路，其中，由第一电源供电的第一反相器电路的输出连接到由第二电源供电的第二反相器电路的输入，其特征在于第一电源输入到第三反相器电路，并且该第三反相器电路由第二电源供电，该第三反相器电路的输出连接到N沟道FET的栅极，该N沟道FET的漏极连接到第一反相器电路的输出，并且该N沟道FET的源极接地。在这种类型的传统技术中，即使第一电源的电压降低到地电平，也能防止直通电流(through current)流过第二反相器电路，由此可以减少功耗。但是，在上述传统技术中，因为取决于集成电路内的功能块的工作状态而接通或切断电源，所以当电源接通或切断时，在CMOS反相器电路中生成不必要的电流，由此导致功耗增加的问题。图2A、2B和2C是示出了在接通电源时传统缓冲器电路200的工作状态的时序图。图2A示出了两个电源VD1和VD2的电压变化，图2B示出了反相器电路220的两个FET 221和222的导通/截止状态，图2C示出了流过两个FET 221和222的直通电流的状态。如果在用电源VD2(电压VDD2)向图1所示的缓冲器电路200供电时接通电源VD1，有一段时间中电源VD1的电压低于电源VD2的电压。例如，当反相器电路210输入端处的电压为0V时，FET 211导通，由此反相器电路220输入端处的电压Va变为等于电源VD1的电压，并且随着电源VD1的电压上升而上升。在ta时刻，电源VD1的电压达到FET 222的阈值电压Vth，并且FET222导通。接着，在tb时刻，电源VD1的电压达到电压VDD2减去FET221的阈值电压Vth所得到的电压，并且FET 221截止。因此，在ta时刻和tb时刻之间的时间段中，两个FET 221和222都处于导通状态，由此不必要的直通电流流过两个FET 221和222，并且功耗增加。图3A、3B和3C是示出了在接通电源时传统缓冲器电路200的其他工作状态的时序图。图3A示出了两个电源VD1和VD2的电压变化，图3B示出了反相器电路220的两个FET 221和222的导通/截止状态，图3C示出了流过两个FET 221和222的直通电流的状态。如果同时接通电源VD1(电压VDD1)和电源VD2(电压VDD2)并且将这些电压提供给图1所示的缓冲器电路200，因为电源VD2的电压上升快于电源VD1的电压上升，所以有一段时间中电源VD1的电压低于电源VD2的电压。例如，当反相器电路210输入端处的电压为0V时，FET211导通，由此反相器电路220输入端处的电压Va变为等于电源VD1的电压，并且随着电源VD1的电压上升而上升。在tc时刻，电源VD1的电压达到FET 222的阈值电压Vth，并且FET222导通。接着，在td时刻，电源VD1的电压达到电压VDD2减去FET221的阈值电压Vth所得到的电压，并且FET 221截止。因此，在tc时刻和td时刻之间的时间段中，两个FET 221和222都处于导通状态，并且功耗增加。另外，在上述日本专利申请早期公开No.2000-341110中公开的CMOS晶体管电路中，如果第一电源的电压降为地电平，则连接到第三反相器电路的第二电源经由第三反相器电路接地，并且N沟道FET都处于导通状态，由此当第一电源接通或切断时可能会流过额外的电流。
技术实现思路
考虑到上述情况，本专利技术的目的是提供一种能够降低功耗的缓冲器电路，其中接通或切断第一电源或第二电源时，取决于第一电源和第二电源的电压高低，通过将用于第一逻辑门电路的电源切换到第一电源或第二电源，可以防止不必要的电流流动。本专利技术的另一目的是提供这样一种缓冲器电路，其通过提供P沟道FET和N沟道FET能提高工作速度，其中这两个FET的源极、漏极和栅极彼此分别连接在一起。本专利技术的另一目的是提供一种能够稳定背栅极(back gate)电压的缓冲器电路，并提供一种装配有这种缓冲器电路的集成电路。根据本专利技术第一方面的缓冲器电路是这样一种缓冲器电路，其包括第一电源；不同于第一电源的第二电源；以及包括CMOS反相器电路的第一逻辑门电路和第二逻辑门电路；其中第一逻辑门电路由第一电源供电，而第二逻辑门电路由第二电源供电，并且其输入端连接到第一逻辑门电路的输出端；这种缓冲器电路的特征在于还包括电源切换电路，用于在第一电源的电压低于第二电源的电压时将用于第一逻辑门电路的电源切换到第二电源，并且在第一电源的电压高于第二电源的电压时将用于第本文档来自技高网...

【技术保护点】
一种缓冲器电路，包括：第一电源；不同于所述第一电源的第二电源；第一逻辑门电路，其由所述第一电源供电，并且包括互补金属氧化物半导体反相器电路；和第二逻辑门电路，其由所述第二电源供电，并且其输入端连接到所述第一逻辑门电路的输出端；其特征 在于还包括电源切换电路，用于在所述第一电源的电压低于所述第二电源的电压时将用于所述第一逻辑门电路的电源切换到所述第二电源，并且在所述第一电源的电压高于所述第二电源的电压时将用于所述第一逻辑门电路的电源切换到所述第一电源。

【技术特征摘要】
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【专利技术属性】
技术研发人员：宇野治，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]