一种时钟缓冲器电路和集成电路制造技术

本发明专利技术公开一种时钟缓冲器电路和集成电路。时钟缓冲器电路，用于接收输入时钟信号并产生延迟时钟信号，包括：输入电路，接收输入时钟信号并根据输入时钟信号产生输出时钟信号；输出电路，根据输出时钟信号产生延迟时钟信号；第一延迟路径，耦接在所述输入电路和所述输出电路之间；以及第二延迟路径，耦接在输入电路和输出电路之间；其中，输入电路根据控制信号，选择性地将输出时钟信号提供至第一延迟路径和第二延迟路径之间的第一特定延迟路径；输出电路接收穿过第一特定延迟路径的输出时钟信号，并输出延迟时钟信号。本发明专利技术所公开的时钟缓冲器电路和集成电路，可以减少操作过程中所消耗的功率。

【技术实现步骤摘要】

本专利技术涉及一种时钟缓冲器电路，更具体地说，涉及一种用于具有多电压设计的集成电路的功率模式感知(power-mode-aware)时钟缓冲器电路(clockbuffercircuit)。
技术介绍
为了降低功耗，提出了一种具有多种功率模式的集成电路，为功能电路提供不同的操作电压。例如，需要全速运行的功能电路具有最大的操作电压。对于集成电路而言，操作于一种功率模式下的一个功能电路的时钟延迟不同于操作于另一功率模式下的另一个功能电路的时钟延迟。此外，即使两个功能电路操作于同一个功率模式下，由于元件的特性、数据传输路径等等因素，在两个功能电路中发生的时钟延迟也是不同的。这种时钟延迟的差异可能会导致两个功能电路之间的时钟偏移，从而降低了系统的性能。因此，需要一个功率模式感知的时钟缓冲器电路，以消除时钟偏移。
技术实现思路
有鉴于此，本专利技术提供一种钟缓冲器电路和集成电路。依据本专利技术一实施方式，提供一种钟缓冲器电路，用于接收输入时钟信号并产生延迟时钟信号，包括：输入电路，接收所述输入时钟信号并根据所述输入时钟信号产生输出时钟信号；输出电路，根据所述输出时钟信号产生所述延迟时钟信号；第一延迟路径，耦接在所述输入电路和所述输出电路之间；以及第二延迟路径，耦接在所述输入电路和所述输出电路之间；其中，所述输入电路根据控制信号，选择性地将所述输出时钟信号提供至所述第一延迟路径和所述第二延迟路径之间的第一特定延迟路径；所述输出电路接收穿过所述第一特定延迟路径的所述输出时钟信号，并输出所述延迟时钟信号。依据本专利技术另一实施方式，提供一种集成电路，包括：控制电路，产生第一操作电压；第一功能电路，由所述控制电路提供所述第一操作电压，并基于延迟时钟信号进行操作；第一决定电路，接收所述第一操作电压，并根据所述第一操作电压产生第一控制信号；以及第一可控延迟电路，具有第一可变延迟时间，并根据所述第一可变延迟时间产生第一延迟时钟信号，其中所述第一可变延迟时间是根据所述第一控制信号来确定的。本专利技术所提供的钟缓冲器电路和集成电路，可以减少操作过程中所消耗的功率。对于已经阅读后续由各附图及内容所显示的较佳实施方式的本领域的技术人员来说，本专利技术的各目的是明显的。附图说明图1为具有多电压设计的集成电路的一示例性实施例。图2为时钟缓冲器电路的一示例性实施例。图3A～3D为图2所示的时钟缓冲器电路的操作示意图。图4为时钟缓冲器电路的另一示例性实施例。图5为时钟缓冲器电路的另一示例性实施例。图6A-6D是如图5所示的时钟缓冲器电路的操作示意图。图7为具有多电压设计的集成电路的一示例性实施例。图8为时钟缓冲器电路的另一示例性实施例。图9为具有多电压设计的集成电路的另一示例性实施例。具体实施方式以下描述为本专利技术的较佳实施例。以下实施例仅用来举例阐释本专利技术的技术特征，并非用以限定本专利技术。本专利技术的保护范围当视权利要求书所界定为准。图1为具有多电压设计的集成电路的一示例性实施例。如图1所示，集成电路1包括功率模式控制电路10、多个决定电路(如11A和11B)、多个时钟缓冲器电路(如12A和12B)、和多个功能电路(如13A和13B)。功率模式控制电路10产生和提供电压至功能电路(如13A和13B)，以作为它们的操作电压。在本实施例中，一个功能电路对应于一个决定电路和一个时钟缓冲器电路。换言之，决定电路的数量和时钟缓冲器的数量等于功能电路的数量。在本实施例中，以两个决定电路11A和11B、两个时钟缓冲器电路12A和12B、和两个功能电路13A和13B为例来进行说明。功率模式控制电路10产生两个电压VDDA和VDDB分别提供至功能电路13A和13B，以作为功能电路13A和13B的操作电压。在功能电路13A和13B之间有数据传输。对于每个时钟缓冲器电路，时钟信号CKIN至少有两个延迟路径。每个时钟缓冲器电路中的多个延迟路径具有不同的延迟时间。例如，时钟缓冲器电路12A包括两个延迟路径P120A和P121A。通过设置不同数量的串联耦接(coupledinseries)的缓冲器120A，延迟路径P120A的延迟时间不同于延迟路径P121A的延迟时间。在本实施例中，具有较多的缓冲器120A的延迟路径P121A的延迟时间比具有较少的缓冲器120A的延迟路径P120A的延迟时间更长。在图1中，延迟路径P120A包括两个缓冲器120A，而延迟路径P121A包括四个缓冲器120A。延迟路径P121B的延迟时间也比延迟路径P120B的延迟时间更长。在本实施例中，延迟路径P120B的缓冲器120B的数量可以等于或不等于延迟路径P120A的缓冲器120A的数量，延迟路径P121B的缓冲器120B的数量可以等于或不等于延迟路径P121A的缓冲器120A的数量。在图1的实施例中，延迟路径P120B包括一个缓冲器120B，而延迟路径P121B包括三个缓冲器120B。在本实施例中，对于时钟缓冲器电路12A和12B中的每一个，由于至少具有两个延迟路径，因此时钟缓冲器电路具有多种延迟时间以产生相应的延迟时钟信号。在下面的描述中，以时钟缓冲器电路12A为例来进行说明。延迟路径P120A和P121A耦接在输入电路121A和输出电路122A之间。输入电路121A接收输入时钟信号CKIN，并根据输入时钟信号CKIN产生输出时钟信号CKOUTA。在本实施例中，输入电路121A可以直接输出该输入时钟信号CKIN以作为输出时钟信号CKOUTA或产生输出时钟信号CKOUTA，输出时钟信号CKOUTA的时序(timing)与输入时钟信号CKIN的时序同步。输入电路121A和输出电路122A由控制信号S11A来控制。决定电路11A从功率模式控制电路10接收电压VDDA，并根据电压VDDA产生控制信号S11A。输入电路121A被控制信号S11A控制，以选择性地提供输出时钟信号CKOUTA至延迟路径P120A和P121A之间的一个特定延迟路径，如延迟路径P121A，在图1中由左虚线箭头表示。因此，输出电路122A接收穿过(passingthrough)该特定延迟路径(如延迟路径P120A)的输出时钟信号CKOUTA，并输出穿过该特定延迟路径延迟的时钟信号(简称“延迟时钟信号CKDLYA”)至功能电路13A。功能电路13A基于延迟时钟信号CKDLYA进行操作。此时，根据控制信号S11A，输入电路121A阻止(block)输入时钟信号CKIN或从输入时钟信号CKIN获得的任何时钟信号(如输出时钟信号CKOUTA)被提供给延迟路径P120A和P121A之间的另一个特定延迟路径，该另一个特定延迟路径不同于该输出时钟信号CKOUTA穿过的上述特定延迟路径，该另一个特定延迟路径即为延迟路径P121A。在该实施例中，决定电路11B和时钟缓冲器电路12B可以执行类似的操作。根据上面的实施例，对于每个时钟缓冲器电路，用于延迟输出时钟信号的延迟路径，是根据提供给相应的功能电路的电压来确定或选择的。在每个时钟缓冲器电路的操作期间，一个延迟路径接收输出时钟信号，并操作以延迟该输出时钟信号。另一个延迟路径不接收任何时钟信号，而且不执行时钟延迟。因此，在操作过程中每个时钟缓冲器电路所消耗的功率可以减少。在以下的描述中，对集成电路1的操作细节的描述本文档来自技高网...

【技术保护点】
一种时钟缓冲器电路，用于接收输入时钟信号并产生延迟时钟信号，其特征在于，包括：输入电路，接收所述输入时钟信号并根据所述输入时钟信号产生输出时钟信号；输出电路，根据所述输出时钟信号产生所述延迟时钟信号；第一延迟路径，耦接在所述输入电路和所述输出电路之间；以及第二延迟路径，耦接在所述输入电路和所述输出电路之间；其中，所述输入电路根据控制信号，选择性地将所述输出时钟信号提供至所述第一延迟路径和所述第二延迟路径之间的第一特定延迟路径；所述输出电路接收穿过所述第一特定延迟路径的所述输出时钟信号，并输出所述延迟时钟信号。

【技术特征摘要】
2015.08.24 US 62/208,910;2016.08.22 US 15/243,2371.一种时钟缓冲器电路，用于接收输入时钟信号并产生延迟时钟信号，其特征在于，包括：输入电路，接收所述输入时钟信号并根据所述输入时钟信号产生输出时钟信号；输出电路，根据所述输出时钟信号产生所述延迟时钟信号；第一延迟路径，耦接在所述输入电路和所述输出电路之间；以及第二延迟路径，耦接在所述输入电路和所述输出电路之间；其中，所述输入电路根据控制信号，选择性地将所述输出时钟信号提供至所述第一延迟路径和所述第二延迟路径之间的第一特定延迟路径；所述输出电路接收穿过所述第一特定延迟路径的所述输出时钟信号，并输出所述延迟时钟信号。2.如权利要求1所述的时钟缓冲电路，其特征在于，根据所述控制信号，所述输入电路阻止所述输入时钟信号或从所述输入时钟信号获得的任何时钟信号被提供给所述第一延迟路径和所述第二延迟路径之间的第二特定延迟路径。3.如权利要求1所述的时钟缓冲电路，其特征在于，所述输入电路包括：解多路复用器，具有用于接收所述输入时钟信号的输入端、以及耦接至所述第一延迟路径的第一输出端和耦接至所述第二延迟路径的第二输出端，其中，所述控制信号控制所述解多路复用器，以将来自所述输入端的所述输入时钟信号传送到所述第一输出端和所述第二输出端的其中之一，以作为所述输出时钟信号，所述第一输出端和所述第二输出端的所述其中之一连接到所述第一特定路径延迟。4.如权利要求1所述的时钟缓冲电路，其特征在于，所述输入电路包括：第一时钟门控单元，耦接至所述第一延迟路径，并由所述控制信号控制；以及第二时钟门控单元，耦接至所述第二延迟路径，并由所述控制信号控制；其中，所述第一时钟门控单元和所述第二时钟门控单元接收所述输入时钟信号；所述第一时钟门控单元和所述第二时钟门控单元的其中之一耦接至所述第一特定延迟路径，并且所述第一时钟门控单元和所述第二时钟门控单元的所述其中之一被所述控制信号使能，以根据所述输入时钟信号产生所述输出时钟信号。5.如权利要求4所述的时钟缓冲电路，其特征在于，所述第一时钟门控单元和所述第二时钟门控单元中的另一个耦接至所述第一延迟路径和所述第二延迟路径之间的第二特定延迟路径，并且所述第一时钟门控单元和所述第二时钟门控单元中的所述另一个被所述控制信号禁能。6.如权利要求4所述的时钟缓冲电路，其特征在于，所述控制信号为具有多个比特的数字信号，其中，所述第一时钟门控单元包括用于接收所述输入时钟信号和所述控制信号的第一比特的第一与门，所述第二时钟门控单元包括用于接收所述输入时钟信号和所述控制信号的第二比特的第二与门。7.如权利要求1所述的时钟缓冲电路，其特征在于，还包括第三延迟路径，耦接至所述输入电路，接收所述输入时钟信号并延迟所述输入时钟信号，其中，所述输出电路接收穿过所述第三延迟路径的所述输出时钟信号。8.如权利要求1所述的时钟缓冲电路，其特征在于，所述输出电路包括：多路复用器，具有耦接至所述第一延迟路径的第一输入端、耦接至所述第二延迟路径的第二输入端、以及输出端，其中所述控制信号控制所述多路复用器，将穿过所述第一特定延迟路径的所述输入时钟信号传输到所述输出端，以作为所述延迟时钟信号。9.一种集成电路，其特征在于，包括：控制电路，产生第一操作电压；第一功能电路，由所述控制电路提供所述第一操作电压，并基于延迟时钟信号进行操作；第一决定电路，接收所述第一操作电压，并根据所述第一操作电压产生第一控制信号；以及第一可控延迟电路，具有第一可变延迟时间，并根据所述第一可变延迟时间产生第一延迟时钟信号，其中所述第一可变延迟时间是根据所述第一控制信号来确定的。10.如权利要求9所述的集成电路，其特征在于，所述第一可控延迟电路包括：第一输入电路，接收输入时钟信号，并根据所述输入时钟信号产生第一输出时钟信号；第一输出电路，根据所述第一输出时钟信号产生第一延迟时钟信号；第一延迟路径，耦接在所述第一输入电路和所述第一输出电路之间，具有第一延迟时间；以及第二延迟路径，耦接在所述第一输入电路和所述第一输出电路之间，具有比所述第一延迟时间更长的第二延迟时间，其中，根据所述第一控制信号，所述第一输入电路选择性地将所述第一输出时钟信号提供给所述第一延迟路径和所述第二延迟路径之间的第一特定延迟路径；所述第一输出电路接收穿过所述第一特定延迟路径的所述第一输出时钟信号，并将所述第一延迟时钟信号输出至所述第一功能电路。11.如权利要求10所述的集成电路，其特征在于，...

【专利技术属性】
技术研发人员：陈宜锋，黄雅诗，黄俊盛，陈易纬，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71