集成电路及其具自我静电保护的输出缓冲器制造技术

一种集成电路及其具自我静电保护的输出缓冲器，该集成电路包含多个输出缓冲器，多个输出缓冲器连接至多个输出接垫与内部集成电路单元之间，各该输出缓冲器包含：一标准MOS元件区域，包含有多个第一MOS元件，各该第一MOS元件的栅极区共同连接至该内部集成电路；以及一静电防护增强型MOS元件区域，包含有多个第二MOS元件，各该第二MOS元件的栅极区共同连接至该内部集成电路；其中各该第二MOS元件漏极区的接触层一侧与其多晶硅区最近的一长侧的间距大于各该第一MOS元件的漏极区的接触层一侧与其多晶硅区最近的一长侧的间距；各该第二MOS元件的漏极区的杂质掺杂区下方形成有一相异极性杂质的掺杂区，以降低金氧半元件的触发电压，加速导通以快速排除静电。

【技术实现步骤摘要】

本专利技术关于一种集成电路的输出缓冲器，尤指一种具自我静电保护的输出缓冲器的布局结构。
技术介绍
一般来说，使用金氧半(metal－oxide－semiconductor；MOS)工艺的集成电路(IntegratedCircuit；IC)，其金氧半(metal－oxide－semiconductor；MOS)元件容易因受到静电高压放电而损坏。如图9所示，该集成电路50的一内部集成电路单元51会通过多个输出缓冲器511(outputbuffer)分别连接多个输出接垫52(outputpad)，且各该输出缓冲器由MOS元件组成，即包含有PMOS元件(PMOS1～PMOSn)及NMOS元件(NMOS1～NMOSn)(如图10所示)。由于该输出缓冲器511用以连接至该输出接垫52，当静电对该输出接垫52高压放电时，其MOS元件最容易被静电的高压放电损坏；因此，目前集成电路50于电路布局时，各该输出缓冲器511会外接一静电防护电路512，当该输出接垫52接触静电源时，可快速将静电高压放电电荷自电源的高、低电位端VDD、VSS渲泄掉，避免损坏该输出缓冲器511的PMOS元件(PMOS1～PMOSn)或NMOS元件(NMOS1～NMOSn)。但不同集成电路50的使用环境不同，如电源管理集成电路50用于电源电路上，其输出缓冲器51的PMOS元件或NMOS元件的布局尺寸需变大，如图11所示，各PMOS元件或NMOS元件均包含多个个MOS元件M1～Mn，以承受较大的输出电流。如此一来，各该输出缓冲器511再加上其静电防护电路512的布局面积将会过大，而压缩该内部集成电路单元51的布局面积，造成该内部集成电路单元51的布局难度，因此有必要提出改善方案。
技术实现思路
本专利技术的目的是提供一种集成电路及其具自我静电保护的输出缓冲器的布局结构，以解决现有技术一般集成电路的输出缓冲器因增加静电防护电路作为静电保护手段而占用过大的电路布局面积的技术缺陷。为实现上述目的，本专利技术提供一种集成电路，该集成电路包含一内部集成电路单元、多个输出接垫及多个具自我静电保护的输出缓冲器；其中该多个输出缓冲器分别连接至该多个输出接垫与该内部集成电路单元之间，且各该输出缓冲器的布局结构包含有：一标准金氧半(MetalOxideSemiconductor；MOS)元件区域，包含有多个第一MOS元件，各该第一MOS元件的栅极区共同连接至该内部集成电路；以及一静电防护增强型MOS元件区域，包含有多个第二MOS元件，各该第二MOS元件的栅极区共同连接至该内部集成电路；其中各该第二MOS元件漏极区的接触层一侧与其多晶硅区最近的一长侧的间距大于各该第一MOS元件的漏极区的接触层一侧与其多晶硅区最近的一长侧的间距；又各该第二MOS元件的漏极区的杂质掺杂区下方再形成有一相异极性杂质的掺杂区。其中，各该第一MOS元件的漏极区与源极区的杂质掺杂区上分别形成有一金属硅化物层，该漏极区与源极区的接触层分别形成于对应的金属硅化物层上；以及各该第二MOS元件的源极区的杂质掺杂区上形成有一金属硅化物层，而其漏极区的杂质掺杂区上对应该接触层位置形成有一金属硅化物层，该漏极区与源极区的接触层分别形成于对应的金属硅化物层上；其中各该第二MOS元件的该漏极区的杂质掺杂区上的金属硅化物层一侧至该多晶硅区一侧之间未有金属硅化物层。其中，各该第二MOS元件的源极接触层一侧与其多晶硅区最近的一长侧的间距大于各该第一MOS元件的源极接触层一侧与其多晶硅区最近的一长侧的间距。其中，该标准MOS元件区域的该多个第一MOS元件，包含有多个并联的第一PMOS元件及多个并联的第一NMOS元件；以及该静电防护增强型MOS元件区域的该多个第二MOS元件，包含有多个并联的第二PMOS元件及多个并联的第二NMOS元件。其中，该多个第一PMOS元件与该多个第二PMOS元件并联，并构成一多指型PMOS布局结构；其中各该第一及第二PMOS元件漏极区的杂质掺杂区的杂质极性为P型，且各该第二PMOS元件漏极区的杂质掺杂区下方形成有一N型极性杂质的掺杂区。其中，该多个第一NMOS元件与该多个第二NMOS元件并联，并构成一多指型NMOS布局结构；其中各该第一及第二NMOS元件漏极区的杂质掺杂区的杂质极性为N型，且各该第二NMOS元件漏极区的杂质掺杂区下方形成有一P型极性杂质的掺杂区。其中，该多个第一NMOS元件与该多个第二NMOS元件并联，并构成一多指型NMOS布局结构；其中各该第一及第二NMOS元件漏极区的杂质掺杂区的杂质极性为N型，且各该第二NMOS元件漏极区的杂质掺杂区下方形成有一P型极性杂质的掺杂区。其中，该多个第二PMOS元件位于该多指型PMOS布局结构的中间位置或二侧位置；以及该多个第二NMOS元件位于该多指型NMOS布局结构的中间位置或二侧位置。其中，各该第二PMOS元件漏极区及源极区的P型杂质掺杂区周边分别有一P型极性的杂质轻掺杂区，其杂质浓度较P型极性的杂质掺杂区杂质浓度低；以及各该第二NMOS元件漏极区及源极区的N型杂质掺杂区周边分别有一N型极性的杂质轻掺杂区，其杂质浓度较N型极性的杂质掺杂区杂质浓度低。由上述可知，由于输出缓冲器由多个MOS元件构成，本专利技术输出缓冲器的多个MOS元件拆分成第一及第二MOS元件，其中各该第一MOS元件维持原工艺标准的布局结构，但改变各该第二MOS元件的布局结构，以增强静电耐受度(ESDtolerance)，并于其漏极或源极的杂质掺杂区下方再形成有一相异极性杂质的掺杂区，降低该MOS元件的触发电压，较第一MOS元件更快速导通，快速排除静电；因此，本专利技术的输出缓冲器可不必额外设置静电防护电路，本专利技术的集成电路可节省静电防护电路的布局空间。而且，为实现上述目的，本专利技术提供一种令该具自我静电保护的输出缓冲器包含有：一标准金属氧化物半导体元件区域，包含有多个第一MOS元件；以及一静电防护增强型MOS元件区域，系包含有多个第二MOS元件；其中各该第二MOS元件漏极区的接触层一侧与其多晶硅区最近的一长侧的间距大于各该第一MOS元件的漏极区的接触层一侧与其多晶硅区最近的一长侧的间距；又各该第二MOS元件的漏极区的杂质掺杂区下方再形成有一相异极性杂质的掺杂区。其中，各该第一MOS元件的漏极区与源极区的杂质掺杂区上分别形成有一金属硅化物层，该漏极区与源极区的接触层分别形成于对应的金属硅化物层上；以及各该第二MOS元件的源极区的杂质掺杂区上形成有一金属硅化物层，而其漏极区的杂质掺杂区上对应该接触层位置形成有一金属硅化物层，该漏极区与源极区的接触层分别形成于对应的金属硅化物层上；其中各该第二MOS元件的该漏极区的杂质掺杂区上的金属硅化物层一侧至该多晶硅区一侧之间未有金属硅化物层。其中，各该第二MOS元件的源极接触层一侧与其多晶硅区最近的一长侧的间距大于各该第一MOS元件的源极接触层一侧与其多晶硅区最近的一长侧的间距。其中，该标准MOS元件区域的该多个第一MOS元件，包含有多个并联的第一PMOS元件及多个并联的第一NMOS元件；以及该静电防护增强型MOS元件区域的该多个第二MOS元件，包含有多个并联的第二PMOS元件及多个并联的第二NMOS元件。其中本文档来自技高网...

【技术保护点】
一种集成电路，包括一内部集成电路单元、多个输出接垫及多个具自我静电保护的输出缓冲器；其中该多个输出缓冲器分别连接至该多个输出接垫与该内部集成电路单元之间，且各该输出缓冲器的布局结构包含有：一标准金氧半MOS元件区域，包含有多个第一MOS元件，各该第一MOS元件的栅极区共同连接至该内部集成电路；以及一静电防护增强型MOS元件区域，包含有多个第二MOS元件，各该第二MOS元件的栅极区共同连接至该内部集成电路；其中各该第二MOS元件漏极区的接触层一侧与其多晶硅区最近的一长侧之间距大于各该第一MOS元件的漏极区的接触层一侧与其多晶硅区最近的一长侧的间距；又各该第二MOS元件的漏极区的杂质掺杂区下方再形成有一相异极性杂质的掺杂区。

【技术特征摘要】
1.一种集成电路，包括一内部集成电路单元、多个输出接垫及多个具自我静电保护的输出缓冲器；其中该多个输出缓冲器分别连接至该多个输出接垫与该内部集成电路单元之间，且各该输出缓冲器的布局结构包含有：一标准金氧半MOS元件区域，包含有多个第一MOS元件，各该第一MOS元件的栅极区共同连接至该内部集成电路；以及一静电防护增强型MOS元件区域，包含有多个第二MOS元件，各该第二MOS元件的栅极区共同连接至该内部集成电路；其中各该第二MOS元件漏极区的接触层一侧与其多晶硅区最近的一长侧之间距大于各该第一MOS元件的漏极区的接触层一侧与其多晶硅区最近的一长侧的间距；又各该第二MOS元件的漏极区的杂质掺杂区下方再形成有一相异极性杂质的掺杂区。2.根据权利要求1所述的集成电路，各该第一MOS元件的漏极区与源极区的杂质掺杂区上分别形成有一金属硅化物层，该漏极区与源极区的接触层分别形成于对应的金属硅化物层上；以及各该第二MOS元件的源极区的杂质掺杂区上形成有一金属硅化物层，而其漏极区的杂质掺杂区上对应该接触层位置形成有一金属硅化物层，该漏极区与源极区的接触层分别形成于对应的金属硅化物层上；其中各该第二MOS元件的该漏极区的杂质掺杂区上的金属硅化物层一侧至该多晶硅区一侧之间未有金属硅化物层。3.根据权利要求1所述的集成电路，各该第二MOS元件的源极接触层一侧与其多晶硅区最近的一长侧的间距大于各该第一MOS元件的源极接触层一侧与其多晶硅区最近的一长侧的间距。4.根据权利要求1至3中任一项所述的集成电路，该标准MOS元件区域的该多个第一MOS元件，包含有多个并联的第一PMOS元件及多个并联的第一NMOS元件；以及该静电防护增强型MOS元件区域的该多个第二MOS元件，包含有多个并联的第二PMOS元件及多个并联的第二NMOS元件。5.根据权利要求4所述的集成电路，该多个第一PMOS元件与该多个第二
\tPMOS元件并联，并构成一多指型PMOS布局结构；其中各该第一及第二PMOS元件漏极区的杂质掺杂区的杂质极性为P型，且各该第二PMOS元件漏极区的杂质掺杂区下方形成有一N型极性杂质的掺杂区。6.根据权利要求4所述的集成电路，该多个第一NMOS元件与该多个第二NMOS元件并联，并构成一多指型NMOS布局结构；其中各该第一及第二NMOS元件漏极区的杂质掺杂区的杂质极性为N型，且各该第二NMOS元件漏极区的杂质掺杂区下方形成有一P型极性杂质的掺杂区。7.根据权利要求5所述的集成电路，该多个第一NMOS元件与该多个第二NMOS元件并联，并构成一多指型NMOS布局结构；其中各该第一及第二NMOS元件漏极区的杂质掺杂区的杂质极性为N型，且各该第二NMOS元件漏极区的杂质掺杂区下方形成有一P型极性杂质的掺杂区。8.根据权利要求7所述的集成电路，该多个第二PMOS元件位于该多指型PMOS布局结构的中间位置或二侧位置；以及该多个第二NMOS元件位于该多指型NMOS布局结构的中间位置或二侧位置。9.根据权利要求7所述的集成电路，各该第二PMOS元件漏极区及源极区的P型杂质掺杂区周边分别有一P型极性的杂质轻掺杂区，其杂质浓度较P型极性的杂质掺杂区杂质浓度低；以及各该第二NMOS元件漏极区及源极区的...

【专利技术属性】
技术研发人员：林硕彦，林欣逸，
申请(专利权)人：台湾类比科技股份有限公司，
类型：发明
国别省市：中国台湾;71