高压静电保护电路及其低压源极触发静电电流放电电路制造技术

本发明专利技术涉及一种高压静电保护电路及其低压源极触发静电电流放电电路，该低压源极触发静电电流放电电路由多个低压基板隔离型晶体管串联而成，其串联后总击穿电压可适用于高压系统电源；各低压基板隔离型晶体管的源极与该高压静电保护电路的开关电路连接，而不与基板连接，以改善触发效率；各低压基板隔离型晶体管的漏极还与栅极的栅极绝缘层侧壁保持一定间隔，以提高静电放电耐压度；当静电发生时，该开关电路触发各低压基板隔离型晶体管导通，顺利排除静电电流。

High Voltage Electrostatic Protection Circuit and Low Voltage Source Triggered Electrostatic Current Discharge Circuit

The invention relates to a high voltage electrostatic protection circuit and a low voltage source triggered electrostatic current discharge circuit. The low voltage source triggered electrostatic current discharge circuit is composed of a plurality of low voltage base plate isolation transistors in series, and the total breakdown voltage after series connection can be applied to the power supply of high voltage system. The source of each low voltage base plate isolation transistor is connected with the switch circuit of the high voltage electrostatic protection circuit. In order to improve the triggering efficiency, the drain of the isolation transistors on the low-voltage substrates is kept at a certain interval with the side walls of the insulating layer of the grid to improve the voltage withstanding of electrostatic discharge. When electrostatic occurs, the switch circuit triggers the conduction of the isolation transistors on the low-voltage substrates, and smoothly eliminates the electrostatic current.

【技术实现步骤摘要】
高压静电保护电路及其低压源极触发静电电流放电电路
本专利技术涉及一种高压静电保护电路，特别涉及一种具低压源极触发静电电流放电电路的高压静电保护电路。
技术介绍
在使用高压电压源的集成电路中，通常会在该集成电路的输出、入端设计有高压静电保护电路，防止静电通过输出、入端放电至该集成电路的内部，造成电路损坏。请参照图7所示，是一种常见的高压静电保护电路，其包括静电检测电路50及高压的栅极触发型晶体管60，该栅极触发型晶体管60与该静电检测电路50并联，且连接于该高压电压源的高电压端HV_VCC与低电压端HV_VSS之间；当静电产生时，由该静电检测电路50首先检知，并透过栅极G触发该栅极触发型晶体管60导通，令静电电流经由该导通的栅极触发型晶体管60排除。然而，该高压的栅极触发型晶体管60本身为高压MOS元件，故其触发电压较高，不易保护内部高压电路元件，再加上其内阻较高，使得导通后，静电电流排除速度慢，而有必要对其进一步改进。
技术实现思路
针对上述集成电路使用的高压静电保护电路的缺点，本专利技术主要目的是提供一种高压静电保护电路及其低压源极触发静电电流放电电路。为达到上述目的，本专利技术所述的高压静电保护电路包括：静电检测电路；低压源极触发静电电流放电电路，其与该静电检测电路并联，且由多个低压基板隔离型晶体管串联而成；其中各该低压基板隔离型晶体管的源极不与基板连接，而该低压源极触发静电电流放电电路的击穿电压为该些低压基板隔离型晶体管的击穿电压的总和；其中各该低压基板隔离型晶体管于该基板上形成栅极、漏极掺杂区及源极掺杂区；其中该栅极包括栅极绝缘层侧壁，而该漏极掺杂区及该源极掺杂区分别位于该栅极两侧，且该漏极掺杂区距该栅极最近的一侧至该栅极的栅极绝缘层侧壁之间保持一定间隔；以及开关电路，包括多个半导体开关元件，各该半导体开关元件分别连接于该静电检测电路及其对应低压基板隔离型晶体管之间，受该静电检测电路触发而触发其对应低压基板隔离型晶体管导通；其中各该半导体开关元件的源极连接至该基板。上述本专利技术高压静电保护电路主要使用低压基板隔离型晶体管作为静电电流放电路径，由于各低压基板隔离型晶体管的击穿电压无法适用于高压系统电源中，故将多个低压基板隔离型晶体管(例如5VISO-GRNMOS)进行串连，以构成低压源极触发静电电流放电电路，其击穿电压为该些低压基板隔离型晶体管的击穿电压的总和，可适用于高压系统电源；同时，为避免各低压基板隔离型晶体管的漏极对基板的耐压不足和来自基板的噪声干扰而误触发，其源极不直接与基板连接，但与该开关电路连接；这样，当该静电检测电路检测到静电产生，即可通过触发该开关电路一并触发各低压基板隔离型晶体管导通，顺利排除静电电流；其次，由于各低压基板隔离型晶体管的漏极掺杂区与栅极的栅极绝缘层侧壁保持一定间隔，其高静电放电耐压度也可以相对提高。其次，本专利技术所述低压源极触发静电电流放电电路包括：多个相互串联的低压基板隔离型晶体管；其中各该低压基板隔离型晶体管的源极不与基板连接，而该低压源极触发静电电流放电电路的击穿电压为该些低压基板隔离型晶体管的击穿电压的总和；其中各该低压基板隔离型晶体管在基板上形成栅极、漏极掺杂区及源极掺杂区；其中该栅极包括栅极绝缘层侧壁，而该漏极掺杂区及该源极掺杂区分别位于该栅极两侧，且该漏极掺杂区距该栅极最近的一侧至该栅极的栅极绝缘层侧壁之间保持一定间隔。由上述说明可知，本专利技术的低压源极触发静电电流放电电路为了适用于高压系统电源中，将多个低压基板隔离型晶体管(例如5VISO-GRNMOS)进行串连，以构成低压源极触发静电电流放电电路，其击穿电压为该些低压基板隔离型晶体管的击穿电压的总和；同时为避免各低压基板隔离型晶体管的漏极对基板的耐压不足和来自基板的噪声干扰而误触发，其源极不直接与基板连接，并使各低压基板隔离型晶体管的漏极掺杂区与栅极的栅极绝缘层侧壁保持一定间隔，以提高其高静电放电耐压度。附图说明图1：是本专利技术的高压静电保护电路的第一较佳实施例的电路图。图2：是图1中低压源极触发静电电流放电电路的半导体结构图。图3：是图1中低压源极触发静电电流放电电路中半导体元件以及开关电路中的半导体开关元件的半导体结构图。图4：是本专利技术的高压静电保护电路的第二较佳实施例的电路图。图5A及5B：是图4中低压源极触发静电电流放电电路的半导体结构图。图6：是图4中低压源极触发静电电流放电电路中半导体元件以及开关电路中半导体开关元件的半导体结构图。图7：是现有技术的高压静电保护电路的电路图。其中，附图标记：10静电检测电路11反相器111第二高压PMOS晶体管112第二高压NMOS晶体管20低压源极触发静电电流放电电路21、21’低压基板隔离型晶体管211、211’半导体结构212基板213N型深阱213aN型掺杂区214P阱区215漏极掺杂区215a金属硅化物层216源极掺杂区216a金属硅化物层217源极掺杂区218栅极绝缘层侧壁221基板222N型埋层223高压P阱区224P阱区225高压N阱区225aN型掺杂区225b绝缘层30开关电路31半导体开关元件311半导体结构50静电检测电路60栅极触发型晶体管具体实施方式本专利技术针对高压静电保护电路进行改进，下面配合附图详细说明本专利技术所公开的高压静电保护电路的电路特征及技术效果。首先请参照图1所示，本专利技术的高压静电保护电路的第一较佳实施例，其包括静电检测电路10、低压源极触发静电电流放电电路20及开关电路30；其中该低压源极触发静电电流放电电路20与该静电检测电路10并联，该开关电路30连接该静电检测电路10和该低压源极触发静电电流放电电路20。于本实施例，如图1所示，静电检测电路10包括电阻R1、电容C及反相器11；其中该电阻R1与电容C串联，而该反相器11再与串连的电阻R1和电容C并联，且该反相器11的输入端I/P与该电阻R1及电容C的串联节点N1连接，而其输出端O/P则与该开关电路30连接。于本实施例，如图1所示，该电容C为第一高压PMOS晶体管，其栅极G与高压系统电源的低电位端HV_VSS连接；而该反相器11包括第二高压PMOS晶体管111及第二高压NMOS晶体管112，该第二高压PMOS晶体管111的源极S与该高压系统电源的高电位端HV_VCC连接，而该第二高压NMOS晶体管112的源极S与该高压系统电源的低电位端HV_VSS连接，且其栅极G与该第二高压PMOS元件111的栅极G连接，并与该反相器11的输入端I/P连接，该第二高压NMOS元件112的漏极D还与第二高压PMOS元件的漏极D连接，并与该反相器11的输出端O/P连接。如图1所示，于本实施例，该低压源极触发静电电流放电电路20包括多个低压基板隔离型晶体管21，且该些低压基板隔离型晶体管21相互串联；其中各该低压基板隔离型晶体管21的源极B不与基板连接，而与该开关电路30连接。由于该低压源极触发静电电流放电电路20由该些低压基板隔离型晶体管21相互串联所构成，故其击穿电压即为该些串联的低压基板隔离型晶体管21的击穿电压的总和，而可依据所使用高压系统电源的电压范围，决定该该低压源极触发静电电流放电电路20的击穿电压，并由此击穿电压决定串联低压基板隔离型晶体管21的数量；换言之，串联不同数量即本文档来自技高网...

【技术保护点】
1.一种具有低压源极触发静电电流放电电路的高压静电保护电路，其特征在于，包括：静电检测电路；低压源极触发静电电流放电电路，与该静电检测电路并联，且由多个低压基板隔离型晶体管串联而成；其中各该低压基板隔离型晶体管的源极不与基板连接，而该低压源极触发静电电流放电电路的击穿电压为该些低压基板隔离型晶体管的击穿电压的总和；其中各该低压基板隔离型晶体管在该基板上形成栅极、漏极掺杂区及源极掺杂区；其中该栅极包括栅极绝缘层侧壁，而该漏极掺杂区及该源极掺杂区分别位于该栅极两侧，且该漏极掺杂区距该栅极最近的一侧至该栅极的栅极绝缘层侧壁之间保持一定间隔；以及开关电路，包括多个半导体开关元件，分别连接于该静电检测电路及其对应低压基板隔离型晶体管之间，受该静电检测电路触发而触发其对应低压基板隔离型晶体管导通；其中各该半导体开关元件的源极连接至该基板。

【技术特征摘要】
1.一种具有低压源极触发静电电流放电电路的高压静电保护电路，其特征在于，包括：静电检测电路；低压源极触发静电电流放电电路，与该静电检测电路并联，且由多个低压基板隔离型晶体管串联而成；其中各该低压基板隔离型晶体管的源极不与基板连接，而该低压源极触发静电电流放电电路的击穿电压为该些低压基板隔离型晶体管的击穿电压的总和；其中各该低压基板隔离型晶体管在该基板上形成栅极、漏极掺杂区及源极掺杂区；其中该栅极包括栅极绝缘层侧壁，而该漏极掺杂区及该源极掺杂区分别位于该栅极两侧，且该漏极掺杂区距该栅极最近的一侧至该栅极的栅极绝缘层侧壁之间保持一定间隔；以及开关电路，包括多个半导体开关元件，分别连接于该静电检测电路及其对应低压基板隔离型晶体管之间，受该静电检测电路触发而触发其对应低压基板隔离型晶体管导通；其中各该半导体开关元件的源极连接至该基板。2.如权利要求1所述的高压静电保护电路，其特征在于，各该低压基板隔离型晶体管的该源极掺杂区距该栅极最近的一侧至该栅极的栅极绝缘层侧壁之间保持一定间隔。3.如权利要求2所述的高压静电保护电路，其特征在于：该基板为P型基板，该P型基板上形成多个N型深阱，并在各该N型深阱形成P阱区；各该低压基板隔离型晶体管为低压NMOS晶体管，其该漏极掺杂区及该源极掺杂区形成于该P阱区中，该栅极形成在该P阱区上，并位于该漏极掺杂区及该源极掺杂区之间；以及各该半导体开关元件为第一高压NMOS晶体管，其半导体结构形成于该P型基板中，并使其源极直接连接至该P型基板，且其漏极形成于轻掺杂区域中，该漏极及栅极还同时连接至该静电检测电路。4.如权利要求2所述的高压静电保护电路，其特征在于：该基板为P型基板，该P型基板上形成多个N型埋层，各该N型埋层中形成高压P阱区，该高压P阱区中形成P阱区；其中该N型埋层上方与该高压P阱区的外侧形成高压N阱区；各该低压基板隔离型晶体管为低压NMOS晶体管，其该漏极掺杂区及该源极掺杂区形成于该P阱区中，该栅极形成在该P阱区上，并位于该漏极掺杂区及该源极掺杂区之间；以及各该半导体开关元件为第一高压NMOS晶体管，其半导体结构形成于该P型基板中，并使其源极直接连接至该P型基板，且其漏极形成于轻掺杂区域中，该漏极及栅极还同时连接至该静电检测电路。5.如权利要求4所述的高压静电保护电路，其特征在于，各该低压NMOS晶体管的该高压N阱区形成N型掺杂区，并与该高压P阱区之间形成绝缘层；其中各该低压NMOS晶体管的漏极进一步连接至其该高压N阱区的该N型掺杂区。6.如权利要求1至5任一项所述的高压静电保护电路，其特征在于，该漏极掺杂区上与源极掺杂区上分别形成金属硅化物，且该漏极掺杂区上的金属硅化物部分覆盖该漏极掺杂区。7.如权...

【专利技术属性】
技术研发人员：林欣逸，谢协缙，
申请(专利权)人：台湾类比科技股份有限公司，
类型：发明
国别省市：中国台湾,71