一种静电保护电路及集成电路制造技术

本发明专利技术提供一种静电保护电路，包括：衬底；由第一阱区以及第二阱区组成的阱区；由第一有源区、第二有源区以及第三有源区组成的有源区；由第一衬底接触区以及第二衬底接触区构成的衬底接触区；由第一栅极氧化层构成的第一栅极。本发明专利技术通过对GGNMOS结构中，在NMOS管的漏极采取增加N阱的注入，并在N阱中进行P+注入来实现可控硅结构；并去除NMOS管漏端中第二有源区与被保护芯片的输入输出管脚的连接；且增加埋层，将P阱与衬底彻底隔离开来；来降低ESD通路触发以后器件上的压降，进而提高ESD器件的泄放能力，提高防静电水平。

【技术实现步骤摘要】

本专利技术涉及微电子领域中的集成电路设计
，特别是一种静电保护电路及集成电路。
技术介绍
在芯片设计中，静电防护关系到芯片的可靠性是必须解决的问题；随着静电防护要求提高，需要对芯片上负责静电放电的ESD(Electro-Static discharge)保护器件不断优化。现有技术中经典的ESD结构是栅极接地或者栅极通过电阻R接地的大尺寸NM0S器件GGNMOS (Gate-grounded NM0S)，其原理是静电发生时，触发寄生的NPN三极管，安全泻放瞬间的静电大电流。其截面图如图1所示G为与被保护芯片地电位管脚相连，被保护芯片的输入输出管脚10(Input-Output)，10为芯片工作电压高于G的管脚。栅极通过电阻R接地，P型衬底P-sub ;P型阱区为PWELL，漏极N+区域与管脚10相连，栅极、源极的N+区域和P+区域与管脚G相连。图2为图1的等效电路图，显示了当ESD触发时该结构泄放ESD电流的通路，其中Q1为寄生NPN三极管，NM0S漏极的N+区域为三极管集电极，P阱为三极管基极，NM0S源极的N+区域为三机管发射极，Q1基极到P阱与G连接的P+之间的通路等效为寄生电阻为R_PWELL。当ESD电流来临时，Q1集电极到基极之间，NM0S管的漏极的N+区域与衬底PWELL的N+/PWELL结击穿，击穿电流经过R_PWELL流向G ;此时寄生电阻R_PWELL上积累电压，当寄生NPN三极管的基极电压被抬高，其集电极到发射极的大电流通路被触发，实现ESD电流的泄放。由于GGNMOS做法的器件，ESD放电时寄生NPN三极管的基极折回电压(Fold backvoltage)较高，也就是左侧NM0S漏极和源极之间的压降V较高；由发热公式为I*V可知，对于ESD器件能承受的有效热量来说，压降V越小，ESD放电电流I就可以越大，抵抗静电能力就越强。故现有技术中，由于压降V较高，抵抗静电能力较弱。
技术实现思路
本专利技术的目的是针对现有技术的缺陷，提供一种静电保护电路及集成电路，来通过降低ESD通路触发以后器件上的压降V来提高ESD器件静电泄放能力，提高防静电水平。本专利技术第一方面提供一种静电保护电路，包括:衬底；由第一阱区和第二阱区组成的阱区；自所述第一阱区的上表面向下延伸而成的第一有源区，并与所述第一有源区间隔设置第二有源区；自所述第一阱区的上表面向下延伸而成的第一衬底接触区，位于所述第一有源区和所述第二有源区之间；自所述第二阱区的上表面向下延伸而成的第二有源区，并与所述第二有源区间隔设置第三有源区；自所述第二阱区的上表面向下延伸而成的第二衬底接触区，并设置与所述第三有源区相邻的位置上；形成于所述第二阱区上表面上且位于所述第二有源区和所述第三有源区之间的栅极氧化层；形成于所述栅极氧化层之上的栅极。优选地，所述衬底以及所述阱区的掺杂浓度低于所述第一衬底接触区、所述第二衬底接触区以及所述第一有源区、所述第二有源区和所述第三有源区掺杂浓度。优选地，所述第一阱区以及所述第一有源区、所述第二有源区和所述第三有源区为N型掺杂；所述第二阱区和所述第一衬底接触区、所述第二衬底接触区以及所述衬底为P型掺杂。优选地，所述第一有源区、所述第一衬底接触区以及所述第二有源区与第一连接端相连；所述栅极、所述第三有源区以及所述第二衬底接触区与第二连接端相连。优选地，所述第一连接端与被保护芯片的输入输出管脚相连；所述第二连接端与被保护芯片的地管脚相连。优选地，所述第一有源区以及所述第一衬底接触区与第三连接端相连；所述第一栅极、所述第三有源区以及所述第二衬底接触区与第四连接端相连。优选地，所述第三连接端与被保护芯片的输入输出管脚相连；所述第四连接端与被保护芯片的地管脚相连。优选地，所述衬底与所述阱区之间设置埋层，将所述第二阱区与所述衬底隔开。本专利技术第二方面提供一种集成电路，包括被保护芯片以及上述任一所述的静电保护电路。本专利技术通过对GGNMOS结构中，在NM0S管的漏极采取增加N阱注入，并在N阱注入中进行P+注入来实现可控硅结构；并去除NM0S管漏端中第二有源区与被保护芯片的输入输出管脚的连接；且增加埋层，将P阱与衬底彻底隔离开来；来降低ESD通路触发以后器件上的压降，进而提高ESD器件的泄放能力，提高防静电水平。【附图说明】为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为现有技术中使用GGNMOS的静电防护电路结构示意图；图2为现有技术中使用GGNMOS的静电防护电路结构原理示意图；图3为本专利技术实施例提供的一种静电防护电路结构示意图；图4为本专利技术实施例提供的一种静电防护电路结构原理示意图；图5为本专利技术实施例提供的又一种静电防护电路结构示意图；图6为本专利技术实施例提供的另一种静电防护电路结构示意图；图7为本专利技术实施例提供的另一种静电防护电路结构原理示意图；图8为本专利技术实施例提供的再一种静电防护电路结构示意图。【具体实施方式】为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。本专利技术实施例通过对GGNMOS结构中，在NM0S管的漏极采取增加N阱注入，并在N阱注入中进行P+注入来实现可控硅结构；并去除NM0S管漏端第二有源区与被保护芯片的输入输出管脚的连接；且增加埋层，将P阱与衬底彻底隔离开来；来降低ESD通路触发以后器件上的压降，进而提高ESD器件的泄放能力，提高防静电水平。图3为本专利技术实施例提供的一种静电防护电路结构示意图。如图3所示，该电路包括:衬底；由第一阱区和第二阱区组成的阱区；自所述第一阱区的上表面向下延伸而成的第一有源区，并与所述第一有源区间隔设置第二有源区；自所述第一阱区的上表面向下延伸而成的第一衬底接触区，位于所述第一有源区和所述第二有源区之间；自所述第二阱区的上表面向下延伸而成的第二有源区，并与所述第二有源区间隔设置第三有源区；自所述第二阱区的上表面向下延伸而成的第二衬底接触区，并设置与所述第三有源区相邻的位置上；形成于所述第二阱区上表面上且位于所述第二有源区和所述第三有源区之间的栅极氧化层；形成于所述栅极氧化层之上的栅极。具体地，所述衬底以及所述阱区的掺杂浓度低于所述第一衬底接触区、所述第二衬底接触区以及所述第一有源区、所述第二有源区和所述第三有源区掺杂浓度。具体地，所述第一阱区以及所述第一有源区、所述第二有源区和所述第三有源区为N型掺杂；所述第二阱区和所述第一衬底接触区、所述第二衬底接触区以及所述衬底为P型掺杂。具体地，所述第一有源区、所述第一衬底接触区以及所述第二有源区与第一连接端相连；所述栅极、所述第三有源区以及所述第二衬底接触区与第二连接端相连。具体地，所述第一连接端与被保护芯片的输入输出管脚相连；所述第二连接端与被保护芯片的地管脚相连。栅极通过电阻R接地，也可以直接接地。图4为本专利技术实施例提供的一种静电防护电路结构原理示意图。如图4所示，衬底为P-sub，10为被本文档来自技高网...

【技术保护点】
一种静电保护电路，其特征在于，包括：衬底；由第一阱区和第二阱区组成的阱区；自所述第一阱区的上表面向下延伸而成的第一有源区，并与所述第一有源区间隔设置第二有源区；自所述第一阱区的上表面向下延伸而成的第一衬底接触区，位于所述第一有源区和所述第二有源区之间；自所述第二阱区的上表面向下延伸而成的第二有源区，并与所述第二有源区间隔设置第三有源区；自所述第二阱区的上表面向下延伸而成的第二衬底接触区，并设置与所述第三有源区相邻的位置上；形成于所述第二阱区上表面上且位于所述第二有源区和所述第三有源区之间的栅极氧化层；形成于所述栅极氧化层之上的栅极。

【技术特征摘要】

【专利技术属性】
技术研发人员：尹航，田文博，王钊，
申请(专利权)人：无锡中感微电子股份有限公司，
类型：发明
国别省市：江苏;32