用于堆叠式多芯片集成电路的静电保护制造技术

一个特征涉及至少包括第一集成电路(IC)管芯和第二IC管芯的多芯片模块。第二IC管芯具有通过穿板通孔电耦合至第一IC管芯的输入/输出(I/O)节点。第二管芯的有效表面还包括熔丝，该熔丝电耦合至I/O节点并适配成保护第二IC管芯不受由静电放电(ESD)所导致的损害。具体而言，该熔丝保护第二IC管芯不受可作为在多芯片模块的制造期间将第一管芯电耦合至第二管芯的结果而产生的ESD的损害。一旦将第一管芯耦合至第二管芯，熔丝就可将由ESD生成的ESD电流旁路至地。在封装多芯片模块完成之后，熔丝可被烧断。

【技术实现步骤摘要】
【国外来华专利技术】用于堆叠式多芯片集成电路的静电保护背景
各个特征涉及集成电路(IC)，尤其涉及用于堆叠式多芯片集成电路的静电保护。
技术介绍
对于更小、更轻且更快速的便携式电子设备(诸如，移动电话和膝上型计算机)的不断增长的需求鼓励了电子行业创建具有更大容量、性能和更小尺寸的电路组件。例如，便携式设备现在可包含集成电路(IC)封装，该IC封装具有垂直堆叠且装入在该IC封装的同一模制料内的两个或更多个半导体管芯。此类多芯片IC封装可常常被称为“芯片堆叠多芯片模块”(MCM)。根据一种被称为“穿硅堆叠”(TSS)的技术，垂直堆叠的多个半导体管芯使用穿板通孔(TSV)来彼此电耦合。TSV是通常由金属制成的电导体，其垂直穿过管芯基板的厚度，以使得一端暴露在管芯基板的背侧表面，而另一个相对端被电耦合至管芯的有效表面。图1解说了现有技术中所见的TSSMCM100的示意剖面侧视图。MCM100包括多个半导体管芯102a、102b、102c，这些半导体管芯使用TSV104a、104b、104c彼此电耦合。顶部管芯102a具有有效表面106a和背侧表面108a，有效表面106a包括多个集成电路组件(例如，晶体管、电容器、电感器、电阻器等)。TSV104a电耦合至有效表面106a并穿过管芯102a基板的厚度。类似地，中间和底部的管芯102b、102c各自具有有效表面106b、106c和背侧表面108b、108c。中间管芯的TSV104b电耦合至中间管芯的有效表面106b，并且底部管芯的TSV104c电耦合至底部管芯的有效表面106c。TSV104a、104b、104c在一端具有接触焊盘110a、110b、110c，且在相对端具有接触焊盘接纳器105a、105b、105c。每个管芯的有效表面106a、106b、106c可电耦合至其相应TSV104a、104b、104c。接触焊盘110a、110b、110c暴露在管芯的正侧有效表面106a、106b、106c，而接触焊盘接纳器105a、105b、105c暴露在管芯的背侧表面108a、108b、108c。接触焊盘110a、110b、110c是金属“微凸起”，并且接触焊盘接纳器105、105b、105c可以是管芯上的金属凹槽，其具有相应的弯曲以接纳微凸起110a、110b、110c并与其相配。顶部管芯的接触焊盘110a物理且电耦合至中间管芯的接触焊盘接纳器105b，并且中间管芯的接触焊盘110b物理且电耦合至底部管芯的接触焊盘接纳器105c。以此方式，管芯的有效表面106a、106b、106c通过通孔104a、104b、104c彼此电耦合。底部管芯102c以倒装片方式使用底填剂和/或环氧树脂115物理且电耦合至封装基板112(例如，层压基板，基于金属的基板，诸如基于铜的基板等)。封装基板112可包括多层，这多层之间具有多个互连(未示出)。这些互连进而可电耦合至形成球栅阵列(BGA)的多个焊球114，MCM100使用该BGA来电耦合至印刷电路板(未示出)。MCM100的组件(包括管芯102a、102b、102c，TSV104a、104b、104c)、以及基板112的至少一部分可被装入模制料116里。图2解说了在MCM100的制造期间将顶部管芯102a电且物理耦合至中间管芯102b的过程。在所解说的示例中，模制料116(见图1)已被移除以示出顶部管芯102a如何放置到中间管芯102b上(图2中的三个定向箭头解说了顶部管芯102a朝向中间管芯102b的运动)。在此过程期间，顶部管芯102a被移至靠近中间管芯102b，并且堆叠在上面，以使得顶部管芯102a的接触焊盘110a与中间管芯102b的接触焊盘接纳器105b相配。然而，有时顶部管芯102a可具有与中间管芯102b(其可接地)显著不同(例如，大很多或小很多)的静电电位。当两个管芯102a、102b足够靠近时(例如，在接触之际)，静电放电(ESD)事件(即，静电)可被触发，以使得相对大量的电流即刻流经中间管芯102b的TSV104b。在不具有适当的ESD保护电路系统的情况下，位于中间管芯的有效表面106b上的被电耦合至TSV104b的敏感IC组件(诸如，缓冲器电路晶体管)可因ESD事件而被损害。在一些情形中，位于顶部管芯102a的有效表面106a上的电路系统也可被损害。类似地，当中间管芯102b电且物理耦合至底部管芯102c时，MCM100内的其他管芯(包括底部管芯102c)也易于遭受此类ESD危害。图3解说了现有技术中所见的ESD保护电路300的示意图，ESD保护电路300可耦合至中间管芯的TSV104b以保护中间管芯102b的电路系统310不受ESD损害。ESD保护电路300以二极管302、304为特征，二极管302、304形成使ESD电流绕开敏感电路系统310的分流器，电路系统310可以例如是输出信号缓冲器。尽管ESD保护电路300在保护输出信号缓冲器310不受ESD损害方面可能是有效的，但ESD保护电路300具有显著缺点。例如，二极管302、304可占据相当大的硅/管芯面积，这是因为它们的容纳高ESD电流所需的相对较大的尺寸。此外，二极管302、304在TSV104输出节点306处创生了寄生效应，包括寄生电容和/或电感。为了补偿这些寄生效应，缓冲器310尺寸可能必须较大，从而它能充分驱动输出节点306处的输出信号。较大的缓冲器310消耗较多功率并且还占据更大的有效硅/管芯面积。因此，专用于ESD保护电路系统300的硅/管芯面积直接地(例如，二极管302、304组件面积)和间接地(例如，较大的缓冲器310)使用了原本可被用于其他IC组件的有效表面积。因此，需要充分地保护MCM的管芯而不遭受到前述尺寸和功耗问题的高级ESD保护电路。概述一个特征提供一种多芯片模块，包括：第一集成电路(IC)管芯，第二IC管芯，其具有通过穿板通孔(TSV)电耦合至第一IC管芯的输入/输出(I/O)节点，以及第二IC管芯的有效表面上的熔丝，该熔丝电耦合至I/O节点，其中该熔丝适配成保护第二IC管芯不受由静电放电(ESD)所导致的损害。根据一个方面，该熔丝适配成保护第二IC管芯不受由响应于将第一IC管芯电耦合至第二IC管芯而发生的ESD所导致的损害。根据另一方面，该熔丝包括第一端子和第二端子，其中第一端子耦合至I/O节点并且第二端子耦合至地。根据又一方面，在该熔丝处于闭合状态的情况下，该熔丝提供从I/O节点到地的短路路径，并且在该熔丝处于断开状态的情况下，该熔丝将I/O节点与地断开电连接。根据一个方面，该多芯片模块进一步包括放大器电路，其具有电耦合至I/O节点的放大器输入端子和/或放大器输出端子中的至少一者。该熔丝可适配成保护放大器电路不受ESD所导致的损害。根据一个方面，放大器电路生成使该熔丝从闭合状态转变成断开状态的熔断电流。根据另一方面，该熔丝响应于熔断电流具有1毫安(mA)到100mA的参数持续50微秒(μs)到200μs、具有5mA到100mA的参数持续10μs到200μs、或者具有10mA到100mA的参数持续10μs到200μs而从闭合状态转变成断开状态。根据一个方面，熔断电路被电耦合至I/O节点，生成使该熔丝从闭合状态转变成断开状态的熔本文档来自技高网...

【技术保护点】
一种多芯片模块，包括：第一集成电路(IC)管芯；第二IC管芯，其具有通过穿板通孔(TSV)电耦合至所述第一IC管芯的输入/输出(I/O)节点；以及所述第二IC管芯的有效表面上的熔丝，所述熔丝电耦合至所述I/O节点，所述熔丝适配成保护所述第二IC管芯不受由静电放电(ESD)导致的损害。

【技术特征摘要】
【国外来华专利技术】2012.10.05 US 13/646,1091.一种多芯片模块，包括：第一集成电路管芯；第二集成电路管芯，其在相对于所述第一集成电路管芯的堆叠式布置中，具有被配置成通过所述第二集成电路管芯中的穿板通孔电耦合至所述第一集成电路管芯的输入/输出节点；以及所述第二集成电路管芯的有效表面上的熔丝，所述熔丝被配置成电耦合至所述输入/输出节点，其中所述熔丝被配置成允许静电放电电流浪涌直接通往地并且旁路掉所述第二集成电路管芯的放大器电路以保护所述放大器电路不受所述静电放电电流浪涌所导致的损害，并且所述放大器电路被配置成生成熔丝烧断电流以将所述熔丝从闭合状态转变成断开状态，从而将所述输入/输出节点与地断开电连接并且在所述输入/输出节点处提供输出信号和/或接收输入信号。2.如权利要求1所述的多芯片模块，其特征在于，所述熔丝被配置成保护所述第二集成电路管芯不受由响应于将所述第一集成电路管芯电耦合至所述第二集成电路管芯而发生的静电放电所导致的损害。3.如权利要求1所述的多芯片模块，其特征在于，所述熔丝包括第一端子和第二端子，所述第一端子耦合至所述输入/输出节点并且所述第二端子耦合至地。4.如权利要求1所述的多芯片模块，其特征在于，在所述熔丝处于闭合状态的情况下，所述熔丝提供从所述输入/输出节点至地的短路路径。5.如权利要求1所述的多芯片模块，其特征在于，所述放大器电路包括放大器输入端子和/或放大器输出端子，并且所述放大器输出端子和所述放大器输入端子中的一者被配置成电耦合至所述输入/输出节点。6.如权利要求1所述的多芯片模块，其特征在于，所述熔丝响应于所述熔丝烧断电流具有1mA到100mA的参数持续50μs到200μs、或者具有5mA到100mA的参数持续10μs到200μs而从所述闭合状态转变成所述断开状态。7.如权利要求1所述的多芯片模块，其特征在于，所述熔丝响应于所述熔丝烧断电流具有10mA到100mA的参数持续10μs到200μs而从所述闭合状态转变成所述断开状态。8.如权利要求1所述的多芯片模块，其特征在于，所述熔丝响应于所述输入/输出节点处由所述静电放电生成的所述电流浪涌而保持在闭合状态，并且响应于由所述第二集成电路管芯的所述放大器电路生成的所述熔丝烧断电流而转变成断开状态。9.如权利要求1所述的多芯片模块，其特征在于，所述熔丝是没有二极管的静电放电保护电路的一部分。10.如权利要求1所述的多芯片模块，其特征在于，所述熔丝是金属熔丝或多晶硅熔丝。11.如权利要求1所述的多芯片模块，其特征在于，在所述熔丝处于断开状态的情况下，所述熔丝在所述输入/输出节点与地之间提供大于或等于十兆欧的电阻。12.如权利要求1所述的多芯片模块，其特征在于，所述多芯片模块被纳入以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。13.如权利要求1所述的多芯片模块，其特征在于，当所述熔丝处于所述断开状态并且所述输入/输出节点与地电断开时，电耦合至所述输入/输出节点的放大器电路经由所述输入/输出节点提供所述输出信号和/或接收所述输入信号。14.如权利要求13所述的多芯片模块，其特征在于，如果当所述第一集成电路管芯电且物理耦合至所述第二集成电路管芯并且所述熔丝保持在所述闭合状态时未发生所述静电放电电流浪涌，则所述输入/输出缓冲器生成将所述熔丝从所述闭合状态转变成所述断开状态的电流。15.一种制造多芯片模块的方法，所述方法包括：提供第一集成电路管芯；在相对于所述第一集成电路管芯的堆叠式布置中提供第二集成电路管芯；在所述第二集成电路管芯中提供穿板通孔，并且经由所述穿板通孔从所述第二集成电路管芯的输入/输出节点向所述第一集成电路管芯提供电路径；以及在所述第二集成电路管芯的有效表面上形成熔丝，以及其中所述熔丝电耦合至所述输入/输出节点并且允许静电放电电流浪涌直接通往地并且旁路掉所述第二集成电路管芯的放大器电路以保护所述放大器电路不受所述静电放电电流浪涌所导致的损害，并且其中所述放大器电路被配置成生成熔丝烧断电流以将所述熔丝从闭合状态转变成断开状态，从而将所述输入/输出节点与地断开电连接并...

【专利技术属性】
技术研发人员：B·M·亨德森，CG·谭，G·A·尤维戈哈拉，R·贾里泽纳里，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US