本发明专利技术提供了一种多指条形GGNMOS、静电保护电路，所述多指条形GGNMOS包括：P型半导体衬底，包括器件区；形成于器件区内的至少两个NMOS晶体管；位于相邻NMOS晶体管的漏极之间的半导体衬底内的N型连接阱，且所述N型连接阱与其两侧的漏极连接；所述N型连接阱的表面区域内形成有N型连接区。本发明专利技术提供的多指条形GGNMOS具有良好的导通均匀性。
【技术实现步骤摘要】
本专利技术涉及集成电路静电保护电路设计领域，尤其涉及一种多指条形GGNM0S、静电保护电路。
技术介绍
集成电路在制造、装配、测试或最终的应用中，很容易遭受到破坏性静电放电 (ESD)，使得集成电路受到静电的损伤。因此通常在集成电路中，会形成ESD保护电路，即在输入/输出焊垫(I/O pad)耦接有可以将I/O pad上的静电释放的放电单元，从而减小静电对集成电路带来的损伤。在目前的CMOS工艺下，最常用的ESD保护电路结构通常基于栅接地匪OS (Gate-ground 匪OS，GGNM0S)。图1为现有的单管结构GGNMOS的电路示意图，而图2为单管结构GGNMOS的半导体结构图。首先如图2所示，所述单管结构GGNMOS包括P型衬底10 ；位于衬底10表面的栅极 21 ；分别位于栅极21两侧衬底内、掺杂类型为N型的源极22以及漏极23。在上述GGNMOS 内包括一个由源极22、漏极23及其两者之间的衬底10构成的寄生NPN三极管。其中，漏极23作为集电极、源极22作为发射极、衬底10作为基极，基区宽度即GGNMOS的沟道长度。 结合图1所示，将所述衬底10、源极22、栅极21均连接至地线GND，而将漏极23连接至电源线VDD。由于栅极21与衬底10接地，所述GGNMOS始终无法开启形成导电沟道。当电源线VDD上的电位位于正常的工作状态时，所述GGNMOS关闭，且其中的寄生NPN三极管也不会导通；当电源线VDD上受到ESD静电脉冲而导致瞬时电位过高时，将触发GGNMOS内寄生的NPN三极管产生电流，使得电源线VDD与地线GND之间导通，电源线VDD的电位将被迅速拉低直至上述NPN三极管关闭，从而实现对电源线VDD的钳位，进一步达到ESD静电保护的目的。然而仅依靠单个GGNM0S，对电源线VDD的静电保护能力较小，因此通常会采用多根GGNMOS并联的结构，即多指条形GGNMOS对电源线VDD进行静电保护。图3为所述多指条形GG匪OS的半导体结构图。所述多指条形GGNMOS包括第一 NMOS Ml以及第二 NMOS M2， 通常为了便于生产制造，所述第一 NMOS Ml与第二 NMOS M2位于同一个半导体衬底100上， 且共用一个漏极200，所述半导体衬底100的表面区域内还形成有连接区101，以便在作金属互连时引出半导体衬底的导线，所述连接区101与第一 NMOS Ml以及第二 NMOS M2通过浅沟槽300绝缘隔离。通常连接区101位于形成有NMOS的器件区的外围一侧，因此所述连接区101与第一 NMOS Ml以及第二 NMOS M2的栅极底部衬底的距离是不一致的。为简化说明，图3中，假设所述连接区101形成于临近第一 NMOS Ml的一侧。在上述多指条形GGNMOS中，第一 NMOS Ml的源极201、半导体衬底100与漏极200 构成了寄生NPN管Tl，而第二 NMOS M2的源极202、半导体衬底100与漏极200则构成了寄生NPN管T2，在使用时，将第一 NMOS Ml的栅极401、源极201以及第二 NMOS M2的栅极402、 源极202接地，此外也将所述半导体衬底100通过连接区101接地，所述共用的漏极200接电源线VDD。使得所述寄生的NPN管Tl以及NPN管T2相并联，集电极以及发射极均分别连接于电源线VDD以及地线GND。上述多指条形GGNMOS的等效电路如图4所示，由于第一 NMOS Ml以及第二 NMOS M2距离连接区101的距离不同，因此所述寄生NPN管Tl以及寄生 NPN管T2的基极与连接区101之间的半导体衬底内阻也不相同。假设第一 NMOS Ml的栅极底部半导体衬底与连接区101之间的寄生内阻为R1，与第二 NMOS M2的栅极底部半导体衬底之间的寄生内阻为R2，则寄生NPN管Tl的基极与地线之间的内阻为R1，寄生NPN管T2 的基极与地线之间的内阻为R1+R2。现有的多指条形GGNMOS存在如下问题第一匪OS Ml以及第二匪OS M2对称制作于同一半导体衬底，其寄生的NPN管Tl以及NPN管T2可以视为同规格三极管。由于NPN 管Tl以及NPN管T2的基极与地线GND之间的寄生内阻大小不相同，且NPN管T2基极与地线之间内阻R1+R2总是大于NPN管Tl基极与地线之间的内阻R1，因此所述NPN管T2的基极的电位总是高于NPN管Tl，也即基极与发射极之间的电势差大于NPN管Tl。根据公知原理，集电极与发射极之间电势差相同且同规格的三极管，基极与发射极之间的电势差越大， 越容易导通，因此当电源线VDD上产生静电破坏导致电位升高时，NPN管T2总是先于NPN管 Tl导通，使得上述多管GGNMOS并联结构的导通均勻性很差。较差的导通均勻性会产生如下问题所有的寄生NPN三极管并不能同时导通放电，当寄生NPN管Tl导通时，NPN管T2也即第二 NMOS M2可能由于过大的外加电压已经被损坏。
技术实现思路
本专利技术解决的问题是提供一种多指条形GGNM0S，其内寄生的NPN三极管具有良好的导通均勻性。本专利技术提供的多指条形GGNM0S，包括P型半导体衬底，包括器件区；形成于器件区内的至少两个NMOS晶体管；位于相邻 NMOS晶体管的漏极之间的半导体衬底内的N型连接阱，且所述N型连接阱与其两侧的漏极连接；所述N型连接阱的表面区域内形成有N型连接区。可选的，所述N型连接阱两侧的漏极延伸至N型连接阱内，与N型连接阱部分重叠。所述N型连接区与两侧漏极之间的N型连接阱表面分别形成有伪栅。所述半导体衬底还包括与器件区相邻的互连区。所述N型连接区与靠近互连区的 NMOS晶体管的漏极的距离大于与远离于互连区的NMOS晶体管的漏极的距离。可选的，所述相邻的NMOS晶体管关于N型连接阱对称，且规格相同。所述互连区以及各NMOS晶体管的栅极、源极均接地，所述N型连接区接外部电路。基于上述多指条形GGNMOS本专利技术还提供了一种静电保护电路，包括输入端、接地端以及至少两个位于同一衬底的GGNMOS ；其中，所述衬底以及GGNMOS的源极、栅极均连接至接地端；所述GGNMOS的漏极分别通过不同的分压电阻连接至输入端；所述分压电阻为权利要求1所述N型连接阱内N型连接区与两侧漏极之间的寄生内阻。可选的，所述GGNMOS的规格相同。与现有技术相比，本专利技术提供的多指条形GGNMOS具有以下优点通过在相邻NMOS 的漏极之间设置N型连接阱，调节N型连接阱中N型连接区的位置，改变两侧漏极到外部电路的寄生内阻，从而调节改善寄生NPN管的导通均勻性。附图说明通过附图中所示的本专利技术的优选实施例的更具体说明，本专利技术的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本专利技术的主旨。在附图中为清楚起见，放大了层和区域的尺寸。图1为现有的单管结构GGNMOS的连接示意图；图2为图1所示单管结构GGNMOS的半导体结构图；图3为现有的多指条形GGNMOS的半导体结构图；图4为图3所述多指条形GGNMOS的等效电路图；图5为本专利技术所述多指条形GGNMOS具体实施例的半导体结构图；图6为图5所示多指条形GGNMOS的等效电路图；图7为本专利技术所述多指条形GGNMOS本文档来自技高网...
【技术保护点】
１．一种多指条形ＧＧＮＭＯＳ，其特征在于，包括：Ｐ型半导体衬底，包括器件区；形成于器件区内的至少两个ＮＭＯＳ晶体管；位于相邻ＮＭＯＳ晶体管的漏极之间的半导体衬底内的Ｎ型连接阱，且所述Ｎ型连接阱与其两侧的漏极连接；所述Ｎ型连接阱的表面区域内形成有Ｎ型连接区。
【技术特征摘要】
【专利技术属性】
技术研发人员：单毅，陈晓杰，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。