一种静电保护电路制造技术

本发明专利技术涉及电路设计技术领域，尤其涉及一种应用于三维集成电路(3D IC)中的静电保护电路，该电路主要通过使用VDD总线、二极管D5、二极管D6对电路进行优化，即把ESD保护电路与原本的VDD有效隔离，这样在断电模式下或各组电压不等的多电压应用下，也可有效防止泄漏电流通路的形成以及提高ESD电流通路放电能力，进一步的有效提高3D IC产品在生产制造过程中的良率。

【技术实现步骤摘要】

本专利技术涉及电路设计
，尤其涉及一种应用于3D IC中的静电保护电路。
技术介绍
随着3D IC(即若干层堆叠连接的电路版图所形成的三维集成电路)技术的不断成熟和发展，越来越多的子系统芯片集成在一个大系统中，进而实现系统级芯片(systemin a chip，如SiC芯片)。随着系统级芯片的应用要求不断提升，低功耗成为众多产品要求中非常普遍且重要的环节。在实际应用时，常常使得系统中部分电路、模块处于断电(powerdown)模式，只在需要的时候进行启动工作，以此来降低功耗。在断电模式下，图1中的传统结构常常会遇到问题，例如:3D IC中不同的电路间会有信号连接，假设图1中不同版层里的A、B两点经由TSV(through-silicon-via，娃通孔)相连，如果VDDll处于工作状态，而VDD22处于断电模式，当A点有正常信号时，会有较大的泄漏电流(leakage current)经由B点、二极管Dl、晶体管Ml的寄生二极管流入VDD22，VDD22所连接的众多逻辑电路被误触发，功耗变大、工作时序出现错误。另外，在应用时还会出现各电路模块采用不同的工作电压的情况，如果图1中VDDll与VDD22不相同，则在A、B两点相连时，同样会出现上述类似的泄漏电流通路，影响电路正常工作。为了解决上述问题，有些IC将M1、D1、D3去掉，如图2所示。但是这种方法缺少了1 pad到VDD的电流通路，其ESD (Electronic Static Discharge，静电释放)的保护能力会受到很大的影响。例如当测试I/O输入端(Input pad) 11与VDDll间的ESD能力时，I/O输入端上有正的ESD脉冲、VDDll为O电位，有且只有一条放电通路I/O输入端11 一晶体管M2—电源钳位模块(power clamp) 一VDDllo而图1中除了上述通路外，还有一条I/O输入端一二极管Dl—VDDlI。因此，亟需一种新型的电路设计结构，来解决泄漏电流缺陷以及提高ESD保护能力等成为本领域技术人员致力于研宄的方向。
技术实现思路
鉴于上述问题缺陷，本专利技术提供了一种应用于3D IC中的静电保护电路，通过使用VDD总线、二极管D5、D6将ESD保护电路与原本的VDD有效隔离，这样在断电模式下或各组电压不等的多电压应用下，也可有效阻止泄漏电流通路的形成，处于低功耗下的电路模块也不会由于VDD被意外拉高而误触发，同时还具有增强ESD电流通路放电能力的特点。本专利技术为解决上述技术问题所采用的技术方案为:一种静电保护电路，其中，应用于包括若干层堆叠连接的三维集成电路版图中，各层所述电路版图均具有两互连的所述静电保护电路，所述静电保护电路包括:晶体管Ml、晶体管M2、晶体管M3、晶体管M4、二极管D5、二极管D6、电源电压VDD、电源电压VSS、VDD总线、I/O输入端、I/O输出端、电源钳位模块、ESD模块以及驱动模块，且所述驱动模块具有输入端口、第一驱动端口、第二驱动端口以及两个回流端口 ；所述输入端口分别与所述晶体管Ml的源极、所述晶体管M2的漏极以及所述I/O输入端连接，且所述晶体管Ml的漏极与所述晶体管Ml的栅极均依次通过所述VDD总线、所述二极管D5与所述电源电压VDD连接，所述晶体管M2的源极与所述晶体管M2的栅极均与所述电源电压VSS连接；所述第一驱动端口与所述晶体管M3的栅极连接，所述晶体管M3的漏极通过所述二极管D6与所述电源电压VDD连接；所述第二驱动端口与所述晶体管M4的栅极连接，所述晶体管M4的源极与所述电源电压VSS连接，且所述晶体管M4的漏极与所述晶体管M3的源极均与所述I/O输出端连接；两个所述回流端口中，一个回流端口与所述电源电压VDD连接，另一个回流端口与所述电源电压VSS连接；其中，所述电源电压VSS与所述VDD总线之间连接有所述ESD模块，且所述电源电压VSS与所述电源电压VDD之间还连接有电源钳位模块。较佳的，上述的静电保护电路，其中，所述输入端口通过一二极管Dl与所述晶体管Ml的漏极连接；其中，所述输入端口连接所述二极管Dl的阳极，所述二极管Dl的阴极连接所述晶体管Ml的漏极。较佳的，上述的静电保护电路，其中，所述输入端口通过一二极管D2与所述晶体管M2的源极连接；其中，所述输入端口连接所述二极管D2的阴极，所述二极管D2的阳极连接所述晶体管M2的源极。较佳的，上述的静电保护电路，其中，所述I/O输出端依次通过一二极管D7、所述VDD总线、二极管Dn与所述电源电压VDD连接；其中，所述I/O输出端连接所述二极管D7的阳极，所述二极管D7的阴极连接所述VDD总线，所述VDD总线连接所述二极管Dn的阳极，所述二极管Dn的阴极连接所述电源电压 VDD ；其中，二极管Dn表示若干串联的二极管，且η彡8，且η为正整数。较佳的，上述的静电保护电路，其中，所述I/O输出端通过一二极管D3与所述晶体管M3的漏极连接；其中，所述I/O输出端连接所述二极管D3的阳极，所述二极管D3的阴极连接所述晶体管M3的漏极。较佳的，上述的静电保护电路，其中，所述I/O输出端通过一二极管D4与所述晶体管Μ4的源极连接；其中，所述I/O输出端连接所述二极管D4的阴极，所述二极管D4的阳极连接所述晶体管Μ4的源极。较佳的，上述的静电保护电路，其中，所述晶体管M3漏极由与所述电源电压VDD连接转变为与所述VDD总线连接，且所述静电保护电路还包括一个晶体管Μ5 ;其中，所述晶体管Μ5的栅极与所述电源电压VDD连接，所述晶体管Μ5的源极与所述晶体管M3的栅极连接，且所述晶体管M5的漏极与所述VDD总线连接。较佳的，上述的静电保护电路，其中，所述晶体管M1、晶体管M3和晶体管M5均为PMOS 管。较佳的，上述的静电保护电路，其中，所述晶体管M2和晶体管M4均为NMOS管。上述技术方案具有如下优点或有益效果:本专利技术公开了一种静电保护电路，应用于包括若干层堆叠连接的电路版图中，各层所述电路版图均具有两互连的所述静电保护电路，其主要通过使用VDD总线、二极管D5、二极管D6对电路进行优化，即把ESD保护电路与原本的VDD有效隔离，这样在断电模式下或各组电压不等的多电压应用下，也可有效防止泄漏电流通路的形成以及提高ESD电流通路放电能力，进一步的有效提尚3D IC广品在生广制造过程中的良率。【附图说明】通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术及其特征、夕卜形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本专利技术的主旨。图1是现有技术中堆叠连接的电路版图中的电路示意图；图2是针对现有技术缺陷并采用传统方案进行改良的电路示意图；图3是本专利技术实施例一中的静电保护电路的示意图；图4是本专利技术实施例二中的静电保护电路的示意图。【具体实施方式】下面结合附图和具体的实施例对本专利技术作进一步的说明，但是不作为本专利技术的限定。为解决现有技术中，因3D IC电路(包括若干层堆叠连接的电路版图，各层电路版图均具有两互连的电路结构)中的中存在泄漏电流，导致电路功耗较大、工作时序出现错误以及ESD的保护能力受限等诸多缺陷，本专利技术提供了一种静电保护电路，应用于包括若干层堆叠连接的本文档来自技高网...

【技术保护点】
一种静电保护电路，其特征在于，应用于包括若干层堆叠连接的三维集成电路版图中，各层所述电路版图均具有两互连的所述静电保护电路，所述静电保护电路包括：晶体管M1、晶体管M2、晶体管M3、晶体管M4、二极管D5、二极管D6、电源电压VDD、电源电压VSS、VDD总线、I/O输入端、I/O输出端、电源钳位模块、ESD模块以及驱动模块，且所述驱动模块具有输入端口、第一驱动端口、第二驱动端口以及两个回流端口；所述输入端口分别与所述晶体管M1的源极、所述晶体管M2的漏极以及所述I/O输入端连接，且所述晶体管M1的漏极与所述晶体管M1的栅极均依次通过所述VDD总线、所述二极管D5与所述电源电压VDD连接，所述晶体管M2的源极与所述晶体管M2的栅极均与所述电源电压VSS连接；所述第一驱动端口与所述晶体管M3的栅极连接，所述晶体管M3的漏极通过所述二极管D6与所述电源电压VDD连接；所述第二驱动端口与所述晶体管M4的栅极连接，所述晶体管M4的源极与所述电源电压VSS连接，且所述晶体管M4的漏极与所述晶体管M3的源极均与所述I/O输出端连接；两个所述回流端口中，一个回流端口与所述电源电压VDD连接，另一个回流端口与所述电源电压VSS连接；其中，所述电源电压VSS与所述VDD总线之间连接有所述ESD模块，且所述电源电压VSS与所述电源电压VDD之间还连接有电源钳位模块。...

【技术特征摘要】

【专利技术属性】
技术研发人员：单毅，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42