一种应用于电源管脚的静电保护电路制造技术
【技术实现步骤摘要】
一种应用于电源管脚的静电保护电路
本专利技术主要涉及静电保护电路设计领域，特指一种应用于电源管脚的静电保护电路。
技术介绍
集成电路芯片与外界的接口必然会有静电泄放（ESD：electrostaticdischarge）问题。当一个高电势的带电体接触到电路的外引脚时，静电泄放现象就会发生。由于芯片每个输入或输出引脚的电容很小，所以ESD产生的电压很大，可能损坏芯片上的器件，导致芯片失效。为了减轻ESD的问题，芯片IO通常会采用ESD保护电路，通常是将外部电荷放电箝位到VDD或者GND，从而限制了加到芯片内部电路上的电压。由于ESD本身的电路结构不同，在保护电路的同时也引入了一些严重问题，其一是ESD保护电路在节点对地和VDD间引入相当大的电容，降低了工作速度和电路输入输出端口的匹配度；其二是ESD器件会将电源和地信号上的噪声耦合到电路的输入，从而影响了信号的质量；其三是ESD电路若设计不当，可能会导致在静电泄放时导致CMOS电路发生闩锁效应。
技术实现思路
本专利技术要解决的问题就在于：针对现有技术存在的技术问题，提出一种应用于电源管脚的静电保护电路。本专利技术提出的解决方案为：本电路通过MOS管导通电阻和电容对静电的响应特性以及MOS管增益特性，控制MOS管瞬时导通，打开对地的静电泄放通路，完成静电泄放，保护电源管脚不受静电损坏。附图说明图1是本专利技术的电路原理示意图。具体实施方式以下将结合附图和具体实施对本专利技术做进一步详细说明。如图1所示：当VDD管脚没有静电袭击时反相器U1的输入为高电平，输出为低电平，则M9导通；M3、M4、M5、M6、M7、M8...
【技术保护点】
一种应用于电源管脚的静电保护电路，其特征在于：电源管脚信号VDD连接到PMOS管M1、M3、M4、M9、M13的源极以及NMOS管M0的漏极和电容C1、C2的一端；地信号GND连接到NMOS管M2、M7、M8、M11、M15、M17、M19的源极以及PMOS管M16的漏极，PMOS管M1和NMOS管M2的栅极接地，漏极连接到反相器U1的输入，反相器U1的输出连接到PMOS管M9的栅极；PMOS管M3和M4的栅极与PMOS管M3的漏极以及NMOS管M5的漏极连接，NMOS管M5、M6、M7的栅极连接到电源，M5源极连接到M6的漏极，M6的源极连接到M7的漏极以及NMOS管M8的栅极和电容C1的另一端；PMOS管M4的漏极和NMOS管M8的漏极连接到PMOS管M10的栅极；PMOS管M9漏极与PMOS管M10的源极连接，M10的漏极和NMOS管M11的漏极以及NMOS管M17的漏极连接到PMOS管M13、M14的栅极以及NMOS管M15的栅极和电容C2的另一端；NMOS管M17的栅极接地；PMOS管M13的漏极连接到PMOS管M14、M16的源极，M14的漏极连接到M15的漏极以及M16的...
【技术特征摘要】
1.一种应用于电源管脚的静电保护电路，其特征在于：电源管脚信号VDD连接到PMOS管M1、M3、M4、M9、M13的源极以及NMOS管M0的漏极和电容C1、C2的一端；地信号GND连接到NMOS管M2、M7、M8、M11、M15、M17、M19的源极以及PMOS管M16的漏极，PMOS管M1和NMOS管M2的栅极接地，漏极连接到反相器U1的输入，反相器U1的输出连接到PMOS管M9的栅极；PMOS管M3和M4的栅极与PMOS管M3的漏极以及NMOS管M5的漏极连接，NMOS管M5、M6、M7的栅极连接到电源，M5源极连接到M6的漏极，M6的源极连接到M7的漏极以及NMOS管M8的栅极和电容C1的...
【专利技术属性】
技术研发人员：蒋仁杰，
申请(专利权)人：长沙景嘉微电子股份有限公司，
类型：发明
国别省市：湖南;43
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