CDM静电保护电路制造技术

本发明专利技术的CDM静电保护电路，包括输入/输出引脚、电源输出端、接地端以及功能单元，所述功能单元分别与所述输入/输出引脚、电源输出端和接地端连接；第一级保护单元，所述第一级保护单元分别与所述电源输出端和所述接地端连接；第二级保护单元，所述第二级保护单元分别与所述电源输出端和所述接地端连接，并且，所述第一级保护单元与所述第二级保护单元之间串联有一电感线圈以及钳位电路，所述钳位电路与所述电源输出端和所述接地端连接。本发明专利技术中，当产生静电脉冲时，脉冲电压主要加在电感线圈两端，使得被保护单元两端电压不会随着静电脉冲的迅速上升，同时，静电脉冲经过第一级保护单元和第二级保护单元释放，实现对功能单元的保护。

【技术实现步骤摘要】
【专利摘要】本专利技术的CDM静电保护电路，包括输入/输出引脚、电源输出端、接地端以及功能单元，所述功能单元分别与所述输入/输出引脚、电源输出端和接地端连接；第一级保护单元，所述第一级保护单元分别与所述电源输出端和所述接地端连接；第二级保护单元，所述第二级保护单元分别与所述电源输出端和所述接地端连接，并且，所述第一级保护单元与所述第二级保护单元之间串联有一电感线圈以及钳位电路，所述钳位电路与所述电源输出端和所述接地端连接。本专利技术中，当产生静电脉冲时，脉冲电压主要加在电感线圈两端，使得被保护单元两端电压不会随着静电脉冲的迅速上升，同时，静电脉冲经过第一级保护单元和第二级保护单元释放，实现对功能单元的保护。【专利说明】CDM静电保护电路
本专利技术涉及集成电路静电保护电路设计领域，尤其涉及一种CDM静电保护电路。
技术介绍
集成电路在制造、装配和测试或在最终的应用中，很容易遭受到制造或者使用过程中的破坏性静电放电(ESD)，从而使得集成电路受到静电的损伤。 ESD通常由高压电势(例如几千伏)放电产生，并且导致短持续时间高电流的脉冲。ESD测试模型通常分为三类，第一类是由于人与IC接触产生，通常对应该类型的ESD可以制作HBM(human body model)类型的ESD保护电路，HBM类型的ESD脉冲上升时间大约为1ns ;第二类是由于机械设备与IC的接触而产生，通常对应该类型的ESD可以制作丽(machine model)类型的ESD保护电路；第三类是由于IC自身的带电而产生，其放电可以通过IC的单个引脚发生,这种类型的ESD可以制作CDM(charged-device-model)类型的ESD保护电路来进行放电保护，而CDM类型的ESD脉冲上升时间为小于0.2ns。 HBM类型和MM类型的ESD保护电路通常通过和IC输入/输出引脚耦接的放电电路实现，从而将IC输入/输出引脚上的静电释放掉，减小IC静电对内部的功能单元的损伤。而对于CDM类型ESD，电荷通常积聚在衬底内，因此CDM ESD保护电路需要将电荷从衬底内释放掉。为了保护IC免受CDM ESD的损伤，在现有技术中，如图1所示，通常将衬底(GND端)和输入/输出引脚13之间设置ESD保护单元11，ESD保护单元11包括两级保护电路，两级保护电路之间通过串联一电阻12，ESD保护单元在衬底和输入/输出引脚13之间形成放电通道，该放电通道在IC正常工作期间不工作，即表现出低泄露，即高电阻率，在ESD放电期间工作，即表现出低电阻率，形成放电通路，从而将衬底内的电荷释放。但是，由于ESD脉冲的电压太高，时间太短，功能单元10的MOS晶体管的栅氧非常容易被击穿。 同样的，在图2中所示的ESD静电保护电路，尽管在功能单元20的衬底(接GND端)和输入\输出引脚23之间设置了 ESD静电保护单元21，静电保护单元21的两级保护电路之间串联一电阻22。在产生静电脉冲时，功能单元20中的MOS晶体管的栅氧很容易被击穿。
技术实现思路
本专利技术的目的在于，提供一种CDM静电保护电路，避免电路中短时间内上升的静电脉冲高电压导致功能单元的MOS晶体管的栅氧被击穿。 为解决上述技术问题，本专利技术提供一种CDM静电保护电路，包括: 输入/输出引脚、电源输出端、接地端以及功能单元，所述功能单元分别与所述输入/输出引脚、所述电源输出端和所述接地端连接； 第一级保护单元，所述第一级保护单元分别与所述电源输出端和所述接地端连接; 第二级保护单元，所述第二级保护单元分别与所述电源输出端和所述接地端连接，并且，所述第一级保护单元与所述第二级保护单元之间串联有一电感线圈；以及 钳位电路，所述钳位电路与所述电源输出端和所述接地端连接。 可选的，所述电感线圈为环形结构。 可选的，所述电感线圈为金属线圈或多晶硅线圈。 可选的，所述电感线圈位于所述功能单元和所述输入\输出引脚之间。 可选的，所述电感线圈位于所述输入\输出引脚下方，贴近所述输入\输出引脚。 可选的，所述第一级保护单元包括第一PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管和所述第一 NMOS晶体管的漏极相连。 可选的，所述第一PMOS晶体管的栅极通过电阻接电源输出端，所述第一NMOS晶体管的栅极通过电阻接地。 可选的，所述第二级保护单元包括第二 PMOS晶体管和第二 NMOS晶体管，所述第二PMOS晶体管和所述第二 NMOS晶体管的漏极相连。 可选的，所述第二PMOS晶体管的栅极和源极接电源输出端，所述第二NMOS晶体管的栅极和源极接地。 可选的，所述第一级保护单元包括第一 NMOS晶体管，所述第一 NMOS晶体管的漏极接所述输入/输出引脚。 可选的，所述第二级保护单元包括第二 NMOS晶体管，所述第二 NMOS晶体管的漏极接所述输入/输出引脚。 可选的，所述钳位电路包括电阻、电容和NMOS晶体管，所述NMOS晶体管的栅极连接所述电阻和所述电容。 可选的，所述功能单元包括PMOS晶体管和NMOS晶体管，所述PMOS晶体管和所述NMOS晶体管的栅极相连，所述栅极连接所述输入/输出引脚。 与现有技术相比，本专利技术的CDM静电保护电路具有以下优点: 本专利技术提供的CDM静电保护电路，包括输入/输出引脚、电源输出端、接地端以及功能单元，所述功能单元分别与所述输入/输出引脚、电源输出端和接地端连接；第一级保护单元，所述第一级保护单元分别与所述电源输出端和所述接地端连接；第二级保护单元，所述第二级保护单元分别与所述电源输出端和所述接地端连接，并且，所述第一级保护单元与所述第二级保护单元之间串联有一电感线圈以及钳位电路，所述钳位电路与所述电源输出端和所述接地端连接。本专利技术的CDM静电保护电路，在第一级保护单元和第二辑保护单元之间串联有一电感线圈，当衬底中产生ESD静电脉冲时，使得脉冲电压主要加在电感线圈两端，使得被保护单元两端的电压不会随着静电脉冲的上升而迅速上升，同时在这个过程中，静电脉冲可以经过第一级保护单元和第二级保护单元释放到接地端，实现对功能单元的保护。 【专利附图】【附图说明】 图1为现有技术中CDM静电保护电路的电路图； 图2为现有技术中开源的CDM静电保护电路的电路图； 图3为本专利技术的CDM静电保护电路的电路图； 图4为本专利技术中第一实施例中CDM静电保护电路的电路图； 图5为本专利技术的CDM静电保护电路中电感线圈的结构示意图； 图6为本专利技术中第二实施例中CDM静电保护电路的电路图。 【具体实施方式】 下面将结合示意图对本专利技术的CDM静电保护电路进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。 在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。 本专利技术的核心思想在于，提供的CDM静电保护电路，在第一级保护单元和第二辑本文档来自技高网...

【技术保护点】
一种CDM静电保护电路，其特征在于，包括：输入/输出引脚、电源输出端、接地端以及功能单元，所述功能单元分别与所述输入/输出引脚、所述电源输出端和所述接地端连接；第一级保护单元，所述第一级保护单元分别与所述电源输出端和所述接地端连接；第二级保护单元，所述第二级保护单元分别与所述电源输出端和所述接地端连接，并且，所述第一级保护单元与所述第二级保护单元之间串联有一电感线圈；以及钳位电路，所述钳位电路与所述电源输出端和所述接地端连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：单毅，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42