一种绝缘体上硅SOI的ESD保护电路制造技术

一种静电放电(ESD)保护电路，其使用有氧化埋层但没有寄生衬底二极管的绝缘体上硅(SOI)晶体管，用于ESD保护。一个滤波电压由一个电阻和一个电容产生。当有一个VDD到VSS的ESD正脉冲时，滤波电压通过n-沟道传输晶体管并被反转，驱动大SOI晶体管的栅极，泄放ESD电流。还有第二条路径是用于VSS到VDD的ESD正脉冲。当正ESD脉冲施加到VSS上时，滤波电压通过p-沟道传输晶体管到达所述栅极。大SOI晶体管可连接在VDD和VSS之间，用于电源钳位，n-沟道和p-沟道传输晶体管的栅极连接到VDD。在VDD和VSS之间可以添加一个小的二极管，产生一个小的触发电流以触发I/O焊盘附近的栅极接地ESD保护晶体管，用于基于焊盘全芯片的ESD保护。

【技术实现步骤摘要】
一种绝缘体上硅SOI的ESD保护电路
本专利技术涉及静电放电(ESD)保护电路，特别涉及使用绝缘体上硅(SOI)器件用于保护箝位。
技术介绍
通过减少寄生电容可以实现更高速的半导体器件。典型的金属氧化物半导体场效应晶体管(MOSFET)就在硅衬底上制造或在衬底上的阱内制造，对该衬底或阱具有很大的寄生电容。绝缘体上硅(SOI)技术可以去除衬底或阱，以一个绝缘体层例如氧化埋层(buriedoxide)来替代它。晶体管的源极、漏极和沟道通常都形成在氧化埋层上的薄膜，使得衬底有很少或没有寄生电容。因此SOI器件可以比传统的硅技术达到更高的运行速度。但是，极微小的晶体管具有薄栅氧化层，一个相当小的电流甚至一个中等驱动力(电压)就能损坏它。当人们处理这些半导体器件时要特别小心。通常积聚在人身上的静电可以通过半导体集成电路(IC或芯片)上的任何一对引脚而放电。通常使用自动化测试仪器对IC芯片的静电放电(ESD)防护进行常规测试，其将一个人体模型(HBM)电流脉冲施加在芯片的不同对的引脚上。可以选择任一对引脚用于ESD测试。在电源箝位ESD保护电路中，1000～5000μm栅宽的大晶体管被用于保护电路。这种大晶体管通常是场效应晶体管(FET)，称为BigFET。图1显示一个现有技术的具有有源R-C触发BigFET箝位的电源和地之间ESD保护电路。电容器22和电阻器20形成一个R-C触发电路。反相器10、12、14接收和传递电容器22和电阻器20之间的感应电压，并驱动n-沟道电源箝位ESD保护BigFET18的栅极。在正常电路工作条件下，电阻器20驱动反相器10的输入至高，产生一个低电平驱动n-沟道BigFET18的栅极，使得其关断。当ESD脉冲施加在电源到地之间，电容器22保持反相器10的输入为低，同时维持一段时间，该时间由R-C时间常数确定。反相器10的低输入驱动n-沟道BigFET18的栅极至高，从而开启n-沟道BigFET18，将ESD电流从电源泄放到地，泄放施加到电源线的ESD脉冲。在R-C时间过去之后，电阻器20将反相器10的输入上拉至高，一个低电压被驱动至n-沟道BigFET18的栅极上，从而将它关闭。有时ESD脉冲极性是相反的。一个正脉冲可施加至地，而VDD接地。一个负脉冲也许开启不了n沟道BigFET18。但是，当N沟道BigFET18是用常规硅工艺来制作的，那么就存在寄生衬底二极管19，因为源极/漏极-衬底p-n结在n沟道BigFET18之下。由于n沟道BigFET18在物理上是一个大器件，那么寄生衬底二极管19也是一个大器件，其可以承载大ESD电流。施加到地的正ESD脉冲穿过寄生衬底二极管19泄放到VDD，而不是穿过n沟道BigFET18。图2是使用常规硅工艺制作的一个BigFETESD保护器件的截面图。P-阱50形成在n-衬底56上，源极/漏极/体接触(tap)区域形成在场氧化层54的开口内，N+区42、44、48和P+区46形成在P-阱50内。寄生衬底二极管19由P-阱50和N+区42形成。栅极52和栅氧化层60形成n-沟道BigFET18，当一个正ESD脉冲施加在端子A上、而端子B接地时，n-沟道BigFET18就在N+区42和N+区44之间传导电流。但是，当正ESD脉冲施加到端子B上而端子A接地时，n-沟道BigFET18就保持关闭状态。相反，寄生衬底二极管19被正向偏压，并从端子B传导ESD脉冲经过P+区46、P-阱50，穿过pn结到N+区42，然后输出到接地端子A。虽然电路设计者可能认为n-沟道BigFET18正在提供保护，但是寄生衬底二极管19实际上可能正在传导负ESD脉冲。寄生衬底二极管19可能并不在电路图中，但是采用常规硅工艺时它仍然是存在的。当工艺转移到绝缘体上硅(SOI)工艺时，对于常规硅工艺有用的ESD保护电路可能无法正常工作。SOI工艺没有寄生衬底二极管19。电流无法再通过寄生衬底二极管19被泄放，因为对于SOI工艺，不存在寄生衬底二极管19。图3是SOI工艺上的BigFETESD保护器件的截面图。在衬底56上形成有一层氧化埋层62。衬底56顶部可以是一个硅衬底或者可以是蓝宝石或其它衬底。在n-沟道BigFET18(图1)中，氧化埋层62隔离了衬底56和N+区42、44以及形成在栅极52和栅氧化层60之下的沟道区64。ESD电流不可能从端子B穿过N+区44、再穿过衬底56到N+区42，再到端子A，因为氧化埋层62阻止了所有电流流到衬底56。因此寄生衬底二极管19不存在。在一个标准SOI工艺里，N+区42、44是形成在氧化埋层62上的。场氧化层54将每个SOI晶体管与其邻居相隔离开来。沟道区64是一个硅区，其与源/漏区有一个相反的掺杂区，例如对于NMOS晶体管有p型掺杂区。在一个浮体SOI工艺下，当栅极52处于高电压时，有一薄导电沟道区形成在栅氧化层60之下。这个导电沟道有一与该沟道区本身极性相反的载流子，所以该导电沟道被称为反转层(inversionlayer)。非导电的耗尽区(depletionregion)可形成在沟道区64的沟道之下，而沟道区64的其余部分未耗尽。在一个SOI全耗尽型器件中，所有的沟道区64都被耗尽，而不仅仅是沟道区域64的上方。栅氧化层60可以是一层薄的栅氧化层，或者可以是n-沟道BigFET18的一层较厚的氧化层。图4显示一个SOIFIN-FET器件。SOI工艺的另一种变化就是生产出FIN-FET器件。N+区42、44仍然形成在氧化埋层62的上方，但N+区域42、44是非常薄的，外形类似于散热片。N+区42和N+区域44之间的连接区是轻微p掺杂硅，作为晶体管的沟道。栅极52围绕沟道连接区而形成。栅极52不是平的，是一个倒U形，围绕着N+区42、44之间的沟道连接区。作为栅氧化层60形成在沟道区的三侧面上，而不仅仅是在沟道区的上表面上。对于相同的芯片面积，FIN-FET晶体管比等效的扁平晶体管可能要有更好的电流驱动，因为三维的栅极和沟道结构。当使用SOI或FIN-FET工艺时，ESD保护器件不能依靠寄生衬底二极管19。一些SOIESD保护器件添加一个分流二极管横跨在n-沟道BigFET18上。但是，这个增加的分流二极管必定能够泄放比较大的ESD电流，因而需要大的面积和成本。其他SOIESD保护电路可能没有基于电源轨线保护(fullrailprotection)方案，其中ESD脉冲可施加于任一对引脚上，内部电路很容易损坏。期望有一种使用SOI晶体管而没有寄生衬底二极管的ESD保护电路。期望能够主动地导通或者关断ESD保护电路。期望有一种SOI的ESD保护电路，对于任何ESD测试(zapping)组合的引脚，能提供全面的ESD保护。期望有一种不具有大的泄放二极管的SOIESD保护电路。期望有一种基于电源轨线(rail-based)和基于焊盘(pad-based)的全芯片保护的没有大泄放二极管的SOIESD保护电路。
技术实现思路
为了克服现有技术的缺陷，本专利技术提供一种绝缘体上硅SOI静电放电ESD保护结构，包括：一个泄放SOI晶体管，其第一源极/漏极连接到第一端子，其第二源极/漏极连接到第二端子，其栅极连接到一个栅节点，所述栅极控制所本文档来自技高网...

【技术保护点】
一种绝缘体上硅SOI静电放电ESD保护结构，包括：一个泄放SOI晶体管，其第一源极/漏极连接到第一端子，其第二源极/漏极连接到第二端子，其栅极连接到一个栅节点，所述栅极控制所述第一和所述第二源极/漏极之间的一个沟道区中的一个沟道；一个氧化埋层，其在所述第一和所述第二源极/漏极和所述沟道区之下，所述氧化埋层阻止电流从所述第一和所述第二源极/漏极以及所述沟道区流向衬底，其中不存在用于所述泄放SOI晶体管下的ESD保护的寄生衬底二极管；一个电阻器，其连接在所述第一端子和一个滤波节点之间；一个电容器，其连接在所述第二端子和所述滤波节点之间；一个n‑沟道传输晶体管，其栅极连接到所述第一端子，其漏极连接到所述滤波节点，其源极连接到一个反相节点；一个反相器，其将所述反相节点反转，以驱动所述泄放SOI晶体管的所述栅节点；一个p‑沟道传输晶体管，其栅极连接到所述第一端子，其源极连接到所述滤波节点，其漏极连接到所述泄放SOI晶体管的所述栅节点；由此，所述泄放SOI晶体管将ESD脉冲泄放，不需要一个寄生衬底二极管的帮助。

【技术特征摘要】
2014.12.30 US 14/585,4591.一种绝缘体上硅SOI静电放电ESD保护结构，包括：一个泄放SOI晶体管，其第一源极/漏极连接到第一端子，其第二源极/漏极连接到第二端子，其栅极连接到一个栅节点，所述栅极控制所述第一和所述第二源极/漏极之间的一个沟道区中的一个沟道；一个氧化埋层，其在所述第一和所述第二源极/漏极和所述沟道区之下，所述氧化埋层阻止电流从所述第一和所述第二源极/漏极以及所述沟道区流向衬底，其中不存在用于所述泄放SOI晶体管下的ESD保护的寄生衬底二极管；一个电阻器，其连接在所述第一端子和一个滤波节点之间；一个电容器，其连接在所述第二端子和所述滤波节点之间；一个n-沟道传输晶体管，其栅极连接到所述第一端子，其漏极连接到所述滤波节点，其源极连接到一个反相节点；一个反相器，其将所述反相节点反转，以驱动所述泄放SOI晶体管的所述栅节点；一个p-沟道传输晶体管，其栅极连接到所述第一端子，其源极连接到所述滤波节点，其漏极连接到所述泄放SOI晶体管的所述栅节点；由此，所述泄放SOI晶体管将ESD脉冲泄放，不需要一个寄生衬底二极管的帮助。2.根据权利要求1所述的SOIESD保护结构，其中当所述第二端子接地，施加在所述第一端子上的一个正ESD脉冲触发所述n-沟道传输晶体管，以从所述滤波节点传导电流到所述反相节点，使得所述反相器驱动所述栅节点至高，开启所述泄放SOI晶体管，以泄放所述正ESD脉冲；其中当所述第二端子接地，施加在所述第一端子上的一个负ESD脉冲触发所述p-沟道传输晶体管，从所述滤波节点传导电流以驱动所述栅节点至高，开启所述泄放SOI晶体管，以泄放所述负ESD脉冲。3.根据权利要求2所述的SOIESD保护结构，其中当所述第一端子接地，施加在所述第二端子上的一个正ESD脉冲触发所述p-沟道传输晶体管，从所述滤波节点传导电流以驱动所述栅节点至高，开启所述泄放SOI晶体管，以从所述第二端子泄放所述正ESD脉冲到所述第一端子。4.根据权利要求1所述的SOIESD保护结构，其中所述n-沟道传输晶体管和所述p-沟道传输晶体管是形成在所述氧化埋层上的SOI晶体管，没有硅衬底，或者仅有不能从所述SOI晶体管传导电流的硅衬底。5.根据权利要求1所述的SOIESD保护结构，其中所述第一端子是一个VDD电源节点；其中所述第二端子是一个VSS节点；其中所述SOIESD保护结构是一个在所述VDD节点和所述VSS节点之间的电源钳位。6.根据权利要求5所述的SOIESD保护结构，还包括:一个小SOI二极管，其形成在所述氧化埋层之上，所述小SOI二极管有一个P+区和一个N+区；其中所述小SOI二极管连接在所述VDD电源节点和所述VSS节点之间；其中所述小SOI二极管产生一个不大于100mA的触发电流。7.根据权利要求6所述的SOIESD保护结构，其中当一个ESD脉冲施加在一个I/O焊盘和所述VDD电源节点之间时，所述触发电流触发一个栅极接地的n-沟道晶体管，从所述I/O焊盘传导ESD电流到所述VSS节点。8.根据权利要求1所述的SOIESD保护结构，其中所述泄放SOI晶体管是一个有非平面栅极的FIN-FET晶体管。9.根据权利要求8所述的SOIESD保护结构，其所述第一源极/漏极、所述沟道区、和所述第二源极/漏极全部形成在一片状半导体材料上，所述片状半导体材料的水平厚度小于所述片状半导体材料的垂直高度；其中一个栅极围绕所述片状半导体材料的所述沟道区，所述栅极是一个倒U形；一个栅氧化层形成在所述沟道区和所述栅极之间，其中所述栅氧化层形成在所述倒U形栅极的三个内侧上，其中施加在所述栅极上的一个电压穿过所述三个内侧上的栅氧化层，以在所述沟道区产生一个场效应沟道；因此，从所述倒U形栅极的三个内侧穿过所述栅氧化层而形成一个场效应沟道。10.一种静电放电ESD保护电路，包括：第一总线，用于承载一个电源或一个地电压；第二总线，用于承载一个电源或一个地电压；一个滤波器，其连接在所述第一总线和所述第二总线之间，所述滤波器有串联的一个电阻器和一个电容器，在所述电阻器和所述电容器之间有一个中间节点；一个箝位晶体管，其沟道连接在所述第一总线和所述第二总线之间，所述沟道形成在一个绝缘体之上，其中所述沟道和衬底是电隔离的，没有任何能够传...

【专利技术属性】
技术研发人员：蔡小五，严北平，霍晓，
申请(专利权)人：香港应用科技研究院有限公司，
类型：发明
国别省市：中国香港;81