一种具有内嵌叉指NMOS双向SCR结构的ESD保护器件，可用于片上IC的ESD保护电路。主要由P衬底、P外延、第一N阱、P阱、第二N阱、第一N+注入区、第一P+注入区、第二N+注入区、第三N+注入区、第二P+注入区、第四N+注入区、第五N+注入区、第三P+注入区、第六N+注入区、若干多晶硅栅、若干薄栅氧化层、若干浅隔离槽构成。该器件一方面在正、反向的ESD脉冲作用下，器件内部均存在一条结构对称，电学特性完全相同的ESD电流泄放路径，可提高器件的ESD电流泄放能力，实现ESD脉冲的双向防护，另一方面由NMOS M1和M2管构成的叉指NMOS结构与寄生P阱电阻形成阻容耦合电流路径，以增强器件的ESD鲁棒性，降低SCR电流导通路径中的电流密度，增大SCR的导通电阻，提高维持电压。
【技术实现步骤摘要】
本专利技术属于集成电路的静电放电保护领域，涉及一种高压ESD保护器件，具体涉及一种具有内嵌叉指NMOS双向SCR结构ESD的保护器件，可用于提高片上IC高压ESD保护的可靠性。
技术介绍
静电放电(ESD)现象普遍存在于自然界中，人们对静电放电的印象是闪电或冬天脱毛衣时迸出的火花。在半导体工业中，随着半导体尺寸的减小和芯片功能的多样化，静电放电对集成电路(IC)的潜在威胁显得越来越明显，ESD保护设计已成为IC系统可靠性设计中的重要环节之一，良好的ESD防护设计可以增强IC的电路性能，延长使用寿命。随着半导体集成功率技术的快速发展，功率IC已经广泛的应用在人们的生活和生产中，功率IC的大电压、大电流与大功率特性，大幅提高了功率IC的静电放电保护设计难度。近年来，可控硅(SCR)器件具有单位面积二次失效电流大，ESD鲁棒性强的优点，在ESD保护设计中受到广泛的关注。然而，SCR的触发电压高、维持电压低导致的开启速度慢、电压钳制能力低和易闩锁的特性，大幅限制了SCR器件在ESD防护中的应用。本专利技术提供了一种具有内嵌叉指NMOS双向SCR结构的ESD保护器件技术方案，通过内嵌叉指NMOS结构和寄生P阱电阻形成的阻容耦合效应，一方面可降低器件的触发电压，提高器件的响应速度，另一方面可以减小SCR电流导通路径中的电流密度，增大SCR的导通电阻，提高维持电压。
技术实现思路
针对现有的ESD防护器件中普遍存在的触发电压高、维持电压低、抗闩锁能力不足的问题，本专利技术实例设计了一种具有内嵌叉指NMOS双向SCR结构的ESD保护器件，既充分利用了SCR器件强电流泄放能力的特点，使器件在ESD脉冲作用下，形成PNPN结构的ESD电流泄放路径，又通过内嵌叉指NMOS和寄生P阱电阻的阻容耦合电流路径，提高器件的响应速度，降低双向SCR电流导通路径中的电流密度，增大SCR的导通电阻，提高维持电压。本专利技术通过以下技术方案实现：一种具有内嵌叉指NMOS双向SCR结构的ESD保护器件，其包括双向SCR结构的ESD电流泄放路径和内嵌叉指NMOS与寄生电阻形成的阻容耦合电流路径，以提高器件的ESD鲁棒性和电流导通均匀性，增强器件的维持电压，其特征在于：主要由P衬底、P外延、第一N阱、P阱、第二N阱、第一浅隔离槽、第一N+注入区、第二浅隔离槽、第一P+注入区、第三浅隔离槽、第二N+注入区、第三N+注入区、第二P+注入区、第四N+注入区、第五N+注入区、第四浅隔离槽、第三P+注入区、第五浅隔离槽、第六N+注入区、第六浅隔离槽、第一多晶硅栅、第一薄栅氧化层、第二多晶硅栅、第二薄栅氧化层构成；所述P外延在所述P衬底的表面区域；在所述的P外延表面部分区域从左到右依次设有所述第一N阱、所述P阱和所述第二N阱，所述第一N阱的左侧与所述P外延的左侧边缘相连，所述第一N阱的右侧与所述P阱的左侧相连，所述P阱的右侧与所述第二N阱的左侧相连，所述第二N阱的右侧与所述P外延的右侧边缘相连；在所述第一N阱的表面部分区域从左到右依次设有所述第一浅隔离槽、所述第一N+注入区、所述第二浅隔离槽、所述第一P+注入区和所述第三浅隔离槽，所述第一N阱的左侧边缘与所述第一浅隔离槽左侧相连，所述第一浅隔离槽的右侧与所述第一N+注入区的左侧相连，所述第一N+注入区的右侧与所述第二浅隔离槽的左侧相连，所述第二浅隔离槽的右侧与所述第一P+注入区的左侧相连，所述第一P+注入区的右侧与所述第三浅隔离槽的左侧相连，所述第三浅隔离槽的右侧与所述第二N+注入区的左侧相连；所述第二N+注入区横跨在所述第一N阱和所述P阱的表面部分区域；在所述P阱的表面部分区域从左到右依次设有所述第一多晶硅栅、所述第一薄栅氧化层、所述第三N+注入区、所述第二P+注入区、所述第四N+注入区、所述第二多晶硅栅、所述第二薄栅氧化层，所述第一多晶硅栅在所述第一薄栅氧化层的上方，所述第二多晶硅栅在所述第二薄栅氧化层的上方，所述第一薄栅氧化层的左侧与所述第二N+注入区的右侧相连，所述第一薄栅氧化层的右侧与所述第三N+注入区的左侧相连，沟道长度D1可根据被保护电路的工作电压调节，所述第三N+注入区的右侧与所述第二P+注入区的左侧相连，所述第二P+注入区的右侧与所述第四N+注入区的左侧相连，所述第四N+注入区的右侧与所述第二薄栅氧化层的左侧相连，所述第二薄栅氧化层的右侧与所述第五N+注入区的左侧相连，沟道长度D2可根据被保护电路的工作电压调节；所述第五N+注入区横跨在所述P阱与所述第二N阱的表面部分区域；在所述第二N阱的表面部分区域从左到右依次设有所述第四浅隔离槽、所述第三P+注入区、所述第五浅隔离槽、所述第六N+注入区和所述第六浅隔离槽，所述第四浅隔离槽的左侧与所述第五N+注入区的右侧相连，所述第四浅隔离槽的右侧与所述第三P+注入区的左侧相连，所述第三P+注入区的右侧与所述第五浅隔离槽的左侧相连，所述第五浅隔离槽的右侧与所述第六N+注入区的左侧相连，所述第六N+注入区的右侧与所述第六浅隔离槽的左侧相连，所述第六浅隔离槽的右侧与所述第二N阱的右侧边缘相连；第一金属1与所述第一N+注入区相连，第二金属1与所述第一P+注入区相连，第三金属1与所述第一多晶硅栅相连，第四金属1与所述第三N+注入区相连，第五金属1与所述第二P+注入区相连，第六金属1与所述第四N+注入区相连，第七金属1与所述第二多晶硅栅相连，第八金属1与所述第三P+注入区相连，第九金属1与所述第六N+注入区相连；所述第三金属1与第一金属2相连，所述第五金属1与所述第一金属2相连，所述第七金属1与所述第一金属2相连，所述第四金属1与第十金属1相连，所述第六金属1与所述第十金属1相连；所述第一金属1与第二金属2相连，所述第二金属1与所述第二金属2相连，用作器件的电极端A；所述第八金属1与第三金属2相连，所述第九金属1与所述第三金属2相连，用作器件的电极端D。本专利技术的有益技术效果为：(1)本专利技术实例器件在ESD脉冲作用下，当所述电极端A接ESD脉冲高电位，所述电极端D接ESD脉冲低电位时，由所述第一P+注入区、所述第一N阱、所述P阱、所述第五N+注入区、所述第二N阱和所述第六N+注入区构成一条PNPN结构的正向ESD电流导通路径，当所述电极端A接ESD脉冲低电位，所述电极端D接ESD脉冲高电位时，由所述第三P+注入区、所述第二N阱、所述P阱、所述第二N+注入区、所述第一N阱和所述第一N+注入区构成一条PNPN结构的反向ESD电流导通路径，以增强器件的ESD鲁棒性，实现ESD脉冲的双向防护。(3)本专利技术实例器件通过由所述第二N+注入区本文档来自技高网...
【技术保护点】
一种具有内嵌叉指NMOS双向SCR结构的ESD保护器件，其包括双向SCR结构的ESD电流泄放路径和内嵌叉指NMOS和寄生电阻形成的阻容耦合电流路径，以提高器件的ESD鲁棒性和电流导通均匀性，增强器件的维持电压，其特征在于：主要由P衬底(101)、P外延(102)、第一N阱(103)、P阱(104)、第二N阱(105)、第一浅隔离槽(106)、第一N+注入区(107)、第二浅隔离槽(108)、第一P+注入区(109)、第三浅隔离槽(110)、第二N+注入区(111)、第三N+注入区(112)、第二P+注入区(113)、第四N+注入区(114)、第五N+注入区(115)、第四浅隔离槽(116)、第三P+注入区(117)、第五浅隔离槽(118)、第六N+注入区(119)、第六浅隔离槽(120)、第一多晶硅栅(122)、第一薄栅氧化层(121)、第二多晶硅栅(124)、第二薄栅氧化层(123)构成；所述P外延(102)在所述P衬底(101)的表面区域；在所述的P外延(102)表面区域从左到右依次设有所述第一N阱(103)、所述P阱(104)和所述第二N阱(105)，所述第一N阱(103)的左侧与所述P外延(102)的左侧边缘相连，所述第一N阱(103)的右侧与所述P阱(104)的左侧相连，所述P阱(104)的右侧与所述第二N阱(105)的左侧相连，所述第二N阱(105)的右侧与所述P外延(102)的右侧边缘相连；在所述第一N阱(103)的表面部分区域从左到右依次设有所述第一浅隔离槽(106)、所述第一N+注入区(107)、所述第二浅隔离槽(108)、所述第一P+注入区(109)和所述第三浅隔离槽(110)，所述第一N阱(103)的左侧边缘与所述第一浅隔离槽(106)左侧相连，所述第一浅隔离槽(106)的右侧与所述第一N+注入区(107)的左侧相连，所述第一N+注入区(107)的右侧与所述第二浅隔离槽(108)的左侧相连，所述第二浅隔离槽(108)的右侧与所述第一P+注入区(109)的左侧相连，所述第一P+注入区(109)的右侧与所述第三浅隔离槽(110)的左侧相连，所述第三浅隔离槽(110)的右侧与所述第二N+注入区(111)的左侧相连；所述第二N+注入区(111)横跨在所述第一N阱(103)和所述P阱(104)的表面部分区域；在所述P阱(104)的表面部分区域从左到右依次设有所述第一多晶硅栅(122)、所述第一薄栅氧化层(121)、所述第三N+注入区(112)、所述第二P+注入区(113)、所述第四N+注入区(114)、所述第二多晶硅栅(124)、所述第二薄栅氧化层(123)，所述第一多晶硅栅(122)在所述第一薄栅氧化层(121)的上方，所述第二多晶硅栅(124)在所述第二薄栅氧化层(123)的上方，所述第一薄栅氧化层(121)的左侧与所述第二N+注入区(111)的右侧相连，所述第一薄栅氧化层(121)的右侧与所述第三N+注入区(112)的左侧相连，沟道长度D1可根据被保护电路的工作电压调节，所述第三N+注入区(112)的右侧与所述第二P+注入区(113)的左侧相连，所述第二P+注入区(113)的右侧与所述第四N+注入区(114)的左侧相连，所述第四N+注入区(114)的右侧与所述第二薄栅氧化层(123)的左侧相连，所述第二薄栅氧化层(123)的右侧与所述第五N+注入区(115)的左侧相连，沟道长度D2可根据被保护电路的工作电压调节；所述第五N+注入区(115)横跨在所述第二N阱(105)与所述P阱(104)的表面部分区域；在所述第二N阱(105)的表面部分区域从左到右依次设有所述第四浅隔离槽(116)、所述第三P+注入区(117)、所述第五浅隔离槽(118)、所述第六N+注入区(119)和所述第六浅隔离槽(120)，所述第四浅隔离槽(116)的左侧与所述第五N+注入区(115)的右侧相连，所述第四浅隔离槽(116)的右侧与所述第三P+注入区(117)的左侧相连，所述第三P+注入区(117)的右侧与所述第五浅隔离槽(118)的左侧相连，所述第五浅隔离槽(118)的右侧与所述第六N+注入区(119)的左侧相连，所述第六N+注入区(119)的右侧与所述第六浅隔离槽(120)的左侧相连，所述第六浅隔离槽(120)的右侧与所述第二N阱(105)的右侧边缘相连；第一金属1(125)与所述第一N+注入区(107)相连，第二金属1(126)与所述第一P+注入区(109)相连，第三金属1(127)与所述第一多晶硅栅(122)相连，第四金属1(128)与所述第三N+注入区(112)相连，第五金属1(129)与所述第二P+注入区(113)相连，第六金属1(130)与所述第四N+注入区(114)相连，第七金属1(131)与所述第二多晶硅栅(124)相连...
【技术特征摘要】
1.一种具有内嵌叉指NMOS双向SCR结构的ESD保护器件，其包括双向SCR结构的ESD电流泄
放路径和内嵌叉指NMOS和寄生电阻形成的阻容耦合电流路径，以提高器件的ESD鲁棒性和电流导通均
匀性，增强器件的维持电压，其特征在于：主要由P衬底(101)、P外延(102)、第一N阱(103)、P阱(104)、
第二N阱(105)、第一浅隔离槽(106)、第一N+注入区(107)、第二浅隔离槽(108)、第一P+注入区(109)、第
三浅隔离槽(110)、第二N+注入区(111)、第三N+注入区(112)、第二P+注入区(113)、第四N+注入区(114)、
第五N+注入区(115)、第四浅隔离槽(116)、第三P+注入区(117)、第五浅隔离槽(118)、第六N+注入区(119)、
第六浅隔离槽(120)、第一多晶硅栅(122)、第一薄栅氧化层(121)、第二多晶硅栅(124)、第二薄栅氧化层(123)
构成；
所述P外延(102)在所述P衬底(101)的表面区域；
在所述的P外延(102)表面区域从左到右依次设有所述第一N阱(103)、所述P阱(104)和所述第二N阱
(105)，所述第一N阱(103)的左侧与所述P外延(102)的左侧边缘相连，所述第一N阱(103)的右侧与所述P
阱(104)的左侧相连，所述P阱(104)的右侧与所述第二N阱(105)的左侧相连，所述第二N阱(105)的右侧与
所述P外延(102)的右侧边缘相连；
在所述第一N阱(103)的表面部分区域从左到右依次设有所述第一浅隔离槽(106)、所述第一N+注入区
(107)、所述第二浅隔离槽(108)、所述第一P+注入区(109)和所述第三浅隔离槽(110)，所述第一N阱(103)
的左侧边缘与所述第一浅隔离槽(106)左侧相连，所述第一浅隔离槽(106)的右侧与所述第一N+注入区(107)
的左侧相连，所述第一N+注入区(107)的右侧与所述第二浅隔离槽(108)的左侧相连，所述第二浅隔离槽(108)
的右侧与所述第一P+注入区(109)的左侧相连，所述第一P+注入区(109)的右侧与所述第三浅隔离槽(110)
的左侧相连，所述第三浅隔离槽(110)的右侧与所述第二N+注入区(111)的左侧相连；
所述第二N+注入区(111)横跨在所述第一N阱(103)和所述P阱(104)的表面部分区域；
在所述P阱(104)的表面部分区域从左到右依次设有所述第一多晶硅栅(122)、所述第一薄栅氧化层
(121)、所述第三N+注入区(112)、所述第二P+注入区(113)、所述第四N+注入区(114)、所述第二多晶硅栅
(124)、所述第二薄栅氧化层(123)，所述第一多晶硅栅(122)在所述第一薄栅氧化层(121)的上方，所述第二
多晶硅栅(124)在所述第二薄栅氧化层(123)的上方，所述第一薄栅氧化层(121)的左侧与所述第二N+注入区
(111)的右侧相连，所述第一薄栅氧化层(121)的右侧与所述第三N+注入区(112)的左侧相连，沟道长度D1
可根据被保护电路的工作电压调节，所述第三N+注入区(112)的右侧与所述第二P+注入区(113)的左侧相
连，所述第二P+注入区(113)的右侧与所述第四N+注入区(114)的左侧相连，所述第四N+注入区(114)的右
侧与所述第二薄栅氧化层(123)的左侧相连，所述第二薄栅氧化层(123)的右侧与所述第五N+注入区(115)的
左侧相连，沟道长度D2可根据被保护电路的工作电压调节；
所述第五N+注入区(115)横跨在所述第二N阱(105)与所述P阱(10...
【专利技术属性】
技术研发人员：梁海莲，王鑫，顾晓峰，丁盛，
申请(专利权)人：江南大学，
类型：新型
国别省市：江苏;32
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