一种防静电保护电路制造技术

本发明专利技术公开了一种防静电保护电路，该电路共分为三个部分：第一部分为电阻和电容耦合电路，它由一个电阻和一个电容串联而成；第二部分为CMOS反相器，它由一个PMOS管和一个NMOS管串联而成；第三部分为主放电管，它是一个多指条结构的NMOS管。三个部分分别接在电源VDD和地VSS之间，再通过连线将三部分互相连接。本发明专利技术提高了静电保护电路对ESD脉冲的响应时间，有效保护了集成电路内部的元器件，另外，提高了电路的抗静电能力和电路的可靠性。

【技术实现步骤摘要】
—种防静电保护电路
本专利技术涉及一种防静电保护电路，特别涉及一种专门为集成电路内部的元器件提供有效防静电保护的静电放电(Electro-static Discharge, ESD)保护电路,属于半导体
。
技术介绍
互补金属氧化物半导体(ComplementaryMetal Oxide Semiconductor, CMOS)工艺发展到深亚微米时代，随着元器件集成度的不断提高，栅氧化层越来越薄，其抗静电放电保护能力也随之降低。经国际工业机构统计，集成电路(Integrated Circuit, IC)失效约有40%和静电放电(ESD)有关，ESD是当今MOS集成电路中最重要的可靠性问题之一。由于深亚微米MOS晶体管的栅氧化层较薄和漏极击穿电压较低，因此在ESD应力条件下MOS晶体管非常容易被击穿和烧毁。例如MOS管的栅氧被击穿，金属连线被烧熔等等。静电放电的能量，对传统的电子元件影响甚微，但是对高集成电路元器件可能引起失效，或使其可靠性降低，造成“软失效”。一方面，集成电路对静电放电的防护能力随着特征尺寸的减小而降低，使得CMOS器件对静电变得更加敏感，因ESD而损伤的情形更加严重。就算把器件的尺寸加大，其ESD耐压值也不会被升高；另一方面，静电放电破坏的产生多是由于人为因素所形成，但又很难避免。 对集成电路中ESD失效的研究已经越来越受世界各国的重视，国内外各大集成电路设计公司和代工厂都把ESD问题提上了战略高度。然而，ESD在不同工艺下的不可移植性和仿真的不准确性，使得ESD防护设计变得越来越艰难。ESD防护设计的关键在于在芯片的内部电路的端口集成片上加ESD防护单元，把ESD大电流旁路，使其不经过内部电路，并将电压箝位在较低的水平。通过合理的ESD防护设计，可以大幅度提升IC产品抗ESD的能力，从而改善IC产品的可靠性。 目前国内外使用最多的ESD保护结构是栅极接地的NMOS(GGNMOS)，线路结构如图1所示。其工作原理如图2所示:当有正脉冲(即ESD能量)加在漏结和P型衬底形成的PN结上，该结进入反偏状态，直到达到PN结的雪崩击穿电压为止。由于处于反偏状态，在耗尽区会产生大量电子-空穴对，电子被漏极收集，而空穴被衬底收集。这样，相对于接地的源极，沟道处的衬底电势不断上升。当局部电势增加到足以使源极/衬底PN结发生正偏时，电子就从源极注入衬底，接着被漏极收集。此时，NMOS管内部寄生的双极NPN管开启。一旦双极NPN管开启，电压就从较大的触发电压下降到较小的维持电压。达到维持电压后，ESD电流就由寄生双极NPN管进行泄放，从而保护内部元器件。但是这种结构有个缺点，即必须先经过PN结的反向击穿，达到一定程度后，寄生的NPN管才能导通并泄放ESD能量，这样就会带来一个时间上的延迟，在有些情况下并不能起到有效的ESD保护。
技术实现思路
本专利技术所要解决的技术问题是:提供一种能够缩短对静电放电的响应时间，有效的保护内部电路的防静电保护电路。 本专利技术为解决上述技术问题采用以下技术方案:一种防静电保护电路，包括由一个电阻和一个电容串联而成的RC积分电路、一个PMOS管、第一?第二 NMOS管、电源输入端以及接地端，所述PMOS管的源极与背栅短接，第一 NMOS管的源极与背栅短接，第二 NMOS管的源极与背栅短接，所述电阻和电容的公共端、PMOS管的栅极、第一 NMOS管的栅极共连接，所述PMOS管的漏极、第一 NMOS管的漏极、第二 NMOS管的栅极共连接，所述电阻的另一端、PMOS管的源极、第二 NMOS管的漏极以及电源输入端共连接，所述电容的另一端、第一 NMOS管的源极、第二 NMOS管的源极以及接地端共连接。 优选的，所述RC积分电路的RC积分常数为140?150纳秒。 优选的，所述第二 NMOS管的结构为多指条并联结构。 优选的，所述第二 NMOS管的沟道总宽度大于400 um。 优选的，所述第二 NMOS管漏端接触孔到栅极的间距为5-8um。 本专利技术采用以上技术方案与现有技术相比，具有以下技术效果:1、本专利技术提出的防静电保护电路结构，在ESD刚开始时，主放电管就立刻进行泄放电流。随着ESD电压的上升，寄生的NPN管随之导通并放电。因此，本专利技术提出的防静电保护电路结构，避免了常规结构的“PN结反向击穿一NPN触发”这一过程，从而缩短了对ESD的响应时间，有效的保护了内部电路。实践证明，常规GGNMOS结构，根据工艺的不同，对E SD的响应时间一般在50纳秒左右，而本专利技术提出的静电放电保护结构，一般在10纳秒左右。 2、本专利技术提出的防静电保护电路结构，有两条ESD放电通路:主放电NMOS管以及寄生的NPN管；而常规的GGNMOS结构，其静电泄放通路只有一条，就是寄生的NPN管。因此，本专利技术提出的防静电保护电路结构，其静电泄放能力，肯定优于常规GGNMOS结构。实践证明，在机器模式下，常规GGNMOS的静电放电防护能力为20(Γ300伏，而本专利技术提出的防静电保护电路结构，则达到了 35(Γ400伏，从而极大提高了电路的ESD防护能力，提高了电路的可靠性。 【附图说明】 图1是常规栅极接地的NMOS静电放电保护结构图。 图2是常规栅极接地的NMOS静电放电保护原理图。 图3是本专利技术防静电保护电路的结构图。 图4是本专利技术防静电保护电路的主放电管的工作原理图。 其中:R为电阻，C为电容，Ml为第二 NMOS管，M2为PMOS管，M3为第一 NMOS管，VDD为电源输入端，VSS为接地端。 【具体实施方式】 下面详细描述本专利技术的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。 本专利技术的目的是为了保护集成电路内部的元器件，提供一种有效的静电放电静电保护电路，提高电路的抗静电能力，从而提高电路的可靠性。本专利技术为了提高静电保护电路对ESD脉冲的响应时间，提供有效的保护，特提出了一种栅极驱动的ESD保护新结构。并从该ESD保护电路的线路结构和主要版图设计规则等方面来进行改进，而其工艺流程和常规的CMOS工艺相同，从而确保本专利技术的ESD保护结构既能提高集成电路对ESD的静电防护能力，又不至于增加工艺过程，提高了集成电路的竞争力。 本专利技术提出了一种防静电保护电路结构，如图3所示，共分为三个部分。第一部分为电阻和电容I禹合电路，它由一个电阻R和一个电容C串联而成；第二部分为CMOS反相器，它由一个PMOS管M2和一个匪OS管M3串联而成；第三部分为主放电管，它是一个多指条结构的NMOS管Ml。三个部分分别接在电源VDD和地VSS之间，再通过连线将三部分互相连接。具体连接方式为:第一部分耦合电路中电阻R的一端接电源VDD，电阻R的另一端接电容C的一端，电容C的另一端接地VSS。第二部分反相器中，PMOS管M2的源极与背栅短接，并接到电源VDD，PMOS管M2的漏极接NMOS管M3的漏极，NMOS管M3的源极和背栅短接，并接到地VSS。PMOS管M2的栅极与NMOS管M3的栅极接本文档来自技高网...

【技术保护点】
一种防静电保护电路，其特征在于：包括由一个电阻和一个电容串联而成的RC积分电路、一个PMOS管、第一~第二NMOS管、电源输入端以及接地端，所述PMOS管的源极与背栅短接，第一NMOS管的源极与背栅短接，第二NMOS管的源极与背栅短接，所述电阻和电容的公共端、PMOS管的栅极、第一NMOS管的栅极共连接，所述PMOS管的漏极、第一NMOS管的漏极、第二NMOS管的栅极共连接，所述电阻的另一端、PMOS管的源极、第二NMOS管的漏极以及电源输入端共连接，所述电容的另一端、第一NMOS管的源极、第二NMOS管的源极以及接地端共连接。

【技术特征摘要】
1.一种防静电保护电路，其特征在于:包括由一个电阻和一个电容串联而成的Re积分电路、一个PMOS管、第一?第二 NMOS管、电源输入端以及接地端，所述PMOS管的源极与背栅短接，第一 NMOS管的源极与背栅短接，第二 NMOS管的源极与背栅短接，所述电阻和电容的公共端、PMOS管的栅极、第一 NMOS管的栅极共连接，所述PMOS管的漏极、第一 NMOS管的漏极、第二 NMOS管的栅极共连接，所述电阻的另一端、PMOS管的源极、第二 NMOS管的漏极以及电源输入端共连接...

【专利技术属性】
技术研发人员：朱伟民，邓晓军，聂卫东，朱光荣，
申请(专利权)人：无锡市晶源微电子有限公司，
类型：发明
国别省市：江苏;32