本发明专利技术公开了用于集成电路的静电放电电源钳制电路及其控制方法，采用NMOS晶体管、BigFET晶体管、电阻与反相器相结合的设计电路，使用NMOS晶体管代替传统的电阻和电容，使用BigFET晶体管释放静电放电（ESD）电流，确保能够有效的泄放静电放电（ESD）电流的同时，大大减小了设计版图面积，节约了芯片面积，电路中应用两个反相器形成正反馈，使电路在正常工作使用时不会产生漏电。
【技术实现步骤摘要】
用于集成电路的静电放电电源错制电路及其控制方法
本专利技术涉及一种电源谢制电路及其控制方法，尤其是一种用于集成电路的静电放 电电源谢制电路及其控制方法。
技术介绍
[000引 目前，一般的RC触发的电源谢制电路，为了能够有效的泄放静电放电（ESD )电流， RC时间常数需要设计为0.加s-lus，如此大的RC时间常数需要比较大的电容和电阻，所W 在集成电路版图设计时，电阻和电容需要比较大版图面积，造成了芯片面积的浪费。
技术实现思路
为了解决上述技术问题，本专利技术提供了一种用于集成电路的静电放电电源谢制电 路及其控制方法，通过在电路中设置由NOMS晶体管和PMOS晶体管组成的反相器、BigFET晶 体管、NMOS晶体管W及电阻，解决了现有技术中存在的浪费芯片面积的技术问题。 为了实现上述目的，本专利技术采用的技术方案是：用于集成电路的静电放电电源谢 制电路，包括有NMOS晶体管、PMOS晶体管、电阻和由NMOS晶体管与PMOS晶体管组成的反 相器，其特征在于： NMOS晶体管I的栅极连接在电源上，源极与漏极相连； NMOS晶体管II的栅极与漏极连接在NMOS晶体管I的源极与漏极的连接点上，NMOS晶 体管11源极连接在有NMOS晶体管III的漏极上，NMOS晶体管III的源极接地； PMOS晶体管I与NMOS晶体管V组成反相器I，PMOS晶体管III与NMOS晶体管IY组成 反相器II，反相器I的输入端连接在NMOS晶体管II的栅极，输出端连接反相器II的输入 端，PMOS晶体管I和PMOS晶体管III接电源，NMOS晶体管V和NMOS晶体管IV接地； NMOS晶体管IV的漏极连接在反相器I的输入端，NMOS晶体管IV的栅极与NMOS晶体管 III的栅极一起连接在反正器I的输出端，NMOS晶体管IV的源极接地； PMOS晶体管II的栅极接在反相器II的输出端，漏极接电源，源极连接在反相器I的输 出端； NMOS晶体管VII的栅极连接在反相器II的输出端，漏极接电源，源极接地； 电阻一端连接在NMOS晶体管VII的栅极，一端接地。 [000引所述的NMOS晶体管VII为BigFET晶体管。用于集成电路的静电放电电源谢制电 路的控制方法，其特征在于： 当电路存在静电放电时： 静电放电（ESD)脉冲施加在VDD和VSS之间，具有电容作用的NMOS晶体管I I使电路 瞬间电压不突变，NMOSII 2和NMOS III 3处于关闭状态，电阻无穷大，NMOS III 3的栅电 压为低电平，NMOS III 3的源漏级电阻作用使反相器I 11的输入端的电荷泄放缓慢，保持 反相器I 11的输入端电压为高电平，反相器I 11的输出为低电压，反相器II 12的输出端为 高电压，NMOS晶体管巧I 10的栅节点为高电压，NMOS晶体管VII 10开启导通，泄放静电放 电（ESD)电流； 当电路正常工作时： 反相器II 12的输入端为高电平，输出端为低电平，PMOS晶体管II 7开启，使反相器1 11的输出端被强制拉高为高电平，NMOS晶体管IV 4开启，使反相器I 11的输入端电压强制 为低电平，形成正反馈，电阻13使NMOS晶体管VII 10的栅电压为低电平，NMOS晶体管巧I 10关闭，不产生漏电。 本专利技术的有益效果在于；本专利技术采用上述结构及其控制方法，使用NMOS晶体管代 替传统的电阻和电容，使用BigFET晶体管释放静电放电（ESD)电流，确保能够有效的泄放 静电放电（ESD)电流的同时，大大减小了设计版图面积，节约了芯片面积，电路中应用两个 反相器形成正反馈，使电路在正常工作使用时不会产生漏电。 【附图说明】 图1 ;为本专利技术的结构示意图。 图2 ;为本专利技术的使用效果仿真图。 【具体实施方式】 下面结合附图对本专利技术作详细描述。 如图1所示用于集成电路的静电放电电源谢制电路，包括有NMOS晶体管、PMOS晶 体管、电阻和由NMOS晶体管与PMOS晶体管组成的反相器，其结构为： NMOS晶体管I 1的栅极连接在电源上，源极与漏极相连； NMOS晶体管II 2的栅极与漏极连接在NMOS晶体管I 1的源极与漏极的连接点上，NMOS 晶体管II 2源极连接在有NMOS晶体管III 3的漏极上，NMOS晶体管III 3的源极接地； PMOS晶体管I 5与NMOS晶体管Y 6组成反相器I 11，PMOS晶体管III 8与NMOS晶体 管IV 9组成反相器II 12,反相器I 11的输入端连接在NMOS晶体管II 2的栅极，输出端连 接反相器II 12的输入端，PMOS晶体管I 5和PMOS晶体管III 8接电源，NMOS晶体管V 6 和NMOS晶体管IY 9接地； NMOS晶体管IV 4的漏极连接在反相器I 11的输入端，NMOS晶体管IV 4的栅极与NMOS 晶体管III 3的栅极一起连接在反相器I 11的输出端，NMOS晶体管IV 4的源极接地； PMOS晶体管II 7的栅极接在反相器II 12的输出端，漏极接电源，源极连接在反相器I 11的输出端； NMOS晶体管VII 10为BigFET晶体管，其栅极连接在反相器II 12的输出端，漏极接电 源，源极接地； 电阻13 -端连接在NMOS晶体管VII 10的栅极，一端接地。 静电放电（ESD)脉冲施加在VDD和VSS之间，NMOS晶体管I 1充当电容使用，其瞬 间电压不能突变，反相器I 11的输入端电压为高电平，NMOSII 2和NMOS III 3都没有开 启，电阻无穷大，此高电平可W保持一段时间，反相器I 11的输出为低电压，反相器II 12的 输出端为高电压，NMOS晶体管VII 10的栅节点为高电压，NMOS晶体管巧I 10开启导通静 电放电（ESD)电流。在静电放电（ESD)脉冲刚刚施加在VDD和VSS之间时，由于NMOS II王 3的栅电压为低电平，NMOSin 3的源漏电阻比较大，反相器I 11的输入端的电荷泄放比 较慢，从而可W维持反相器I 11的输入端高电平比较长的时间，NMOS晶体管巧I 10可W开 启比较长的时间泄放静电放电（ESD)电流。NMOSII 2和NMOSin 3比较大的源漏电阻使 NMOS晶体管I 1电荷泄放比较慢，使NMOS晶体管VII 10开启导通时间大于HBM ESD脉冲 宽度，可W全部泄放ESD电流。 [001引栅漏短接的NMOSII 2和NMOSin 3充当R-C检测电路中的电阻，维持NMOS晶体 管VII 10导通0.加s-lus，从而可W有效地泄放静电放电（ESD)全部电流。 [001引电阻13用来在电路正常上电的情况下，使NMOS晶体管VII 10的栅电压为低电平， NMOS晶体管VII 10关闭，不会产生漏电。 PMOS晶体管II 7的作用是在电路正常上电的情况下，反相器II 12的输入端为高 电平，输出端为低电平，PMOS晶体管II 7开启，使反相器I 11的输出端被强制拉高为高电 平，从而形成正反馈，使NMOS晶体管VII 10更容易关闭，不会产生漏电。 [00巧]NMOS晶体管IY 4的作用是在电路正常上电的情况下，反相器I 11的本文档来自技高网...
【技术保护点】
用于集成电路的静电放电电源钳制电路，包括有NMOS晶体管、PMOS晶体管、电阻和由NMOS晶体管与PMOS晶体管组成的反相器，其特征在于：NMOS晶体管（1）的栅极连接在电源上，源极与漏极相连；NMOS晶体管（2）的栅极与漏极连接在NMOS晶体管（1）的源极与漏极的连接点上，NMOS晶体管（2）源极连接在有NMOS晶体管（3）的漏极上，NMOS晶体管（3）的源极接地；PMOS晶体管（5）与NMOS晶体管（6）组成反相器（11），PMOS晶体管（8）与NMOS晶体管（9）组成反相器（12）,反相器（11）的输入端连接在NMOS晶体管（2）的栅极，输出端连接反相器（12）的输入端， PMOS晶体管（5）和PMOS晶体管（8）接电源， NMOS晶体管（6）和NMOS晶体管（9）接地；NMOS晶体管（4）的漏极连接在反相器（11）的输入端，NMOS晶体管（4）的栅极与NMOS晶体管（3）的栅极一起连接在反正器（11）的输出端，NMOS晶体管（4）的源极接地；PMOS晶体管（7）的栅极接在反相器（12）的输出端，漏极接电源，源极连接在反相器（11）的输出端；NMOS晶体管（10）的栅极连接在反相器（12）的输出端，漏极接电源，源极接地；电阻（13）一端连接在NMOS晶体管（10）的栅极，一端接地。...
【技术特征摘要】
1. 用于集成电路的静电放电电源钳制电路，包括有NMOS晶体管、PMOS晶体管、电阻和 由NMOS晶体管与PMOS晶体管组成的反相器，其特征在于： NMOS晶体管Kl)的栅极连接在电源上，源极与漏极相连； NMOS晶体管H (2)的栅极与漏极连接在NMOS晶体管1(1)的源极与漏极的连接点上， NMOS晶体管_丨（2)源极连接在有NMOS晶体管丨丨丨（3)的漏极上，NMOS晶体管丨丨_ (3)的源极接 地； PMOS晶体管I (5)与NMOS晶体管V (6)组成反相器K 11),PMOS晶体管H丨（8)与NMOS晶 体管Vl (9)组成反相器1? (12)，反相器I (11)的输入端连接在NMOS晶体管《1 (2)的栅极，输 出端连接反相器H (12)的输入端，PMOS晶体管《 (5)和PMOS晶体管_ (8)接电源，NMOS晶 体管V (6)和NMOS晶体管V! (9)接地； NMOS晶体管IV (4)的漏极连接在反相器《(11)的输入端，NMOS晶体管IV (4)的栅极与 NMOS晶体管Hi (3)的栅极一起连接在反正器K11)的输出端，NMOS晶体管W (4)的源极接 地； PMOS晶体管Il (7)的栅极接在反相器H (12)的输出端，漏极接电源，源极连接在反相器 I (11)的输出端； NMOS晶体管Vll (10)的栅极连接在反相器Ii (12)的输出端，...
【专利技术属性】
技术研发人员：蔡小五，吕川，高哲，魏俊秀，梁超，闫明，刘兴辉，
申请(专利权)人：辽宁大学，
类型：发明
国别省市：辽宁;21
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