集成电路及其形成方法技术

本发明专利技术的实施例涉及包括高k金属栅极(HKMG)非易失性存储器(NVM)器件并且提供小规模和高性能的集成电路(IC)以及形成方法。在一些实施例中，集成电路包括逻辑区域和邻近逻辑区域设置的嵌入式存储区域。逻辑区域具有逻辑器件，逻辑器件设置在衬底上方并且包括设置在第一高k栅极介电层上方的第一金属栅极。存储区域具有非易失性存储器(NVM)器件，该器件包括设置在第二高k栅极介电层上方的第二金属栅极。通过逻辑区域和存储区域两者中都具有HKMG结构，提高了IC性能并且新兴技术节点(如，28nm及以下)中的进一步缩放成为可能。

Integrated circuit and method of forming the same

Embodiments of the present invention relate to a high k metal gate (HKMG) nonvolatile memory (NVM) device and provide an integrated circuit (IC) with small scale and high performance and a method of forming. In some embodiments, the integrated circuit includes an embedded region of logic and an embedded storage area disposed adjacent to the logical region. The logic region has a logic device, the logic device is disposed above the substrate and includes a first metal gate disposed above the first high k gate dielectric layer. The storage area has a non-volatile memory (NVM) device including a second metal gate disposed above the second high k gate dielectric layer. Through both logical and storage areas, both have HKMG structures that improve IC performance, and further scaling in emerging technology nodes (such as 28nm and below) is possible.

【技术实现步骤摘要】
集成电路及其形成方法
本专利技术的实施例涉及半导体领域，更具体地涉及集成电路及其形成方法。
技术介绍
嵌入式存储器是用于半导体工业中以提高集成电路(IC)的性能的技术。嵌入式存储器是非独立的存储器，它与逻辑核芯集成在同一芯片上，并且支持逻辑核芯完成预期的功能。高性能的嵌入式存储器由于其高速度和宽总线的特性而成为VLSI中的关键部件，从而消除了芯片间通信。
技术实现思路
本专利技术的实施例提供了一种集成电路(IC)，包括：逻辑区域，包括逻辑器件，所述逻辑器件设置在衬底上方并且包括设置在第一高k栅极介电层上方的第一金属栅极；以及嵌入式存储区域，设置为邻近所述逻辑区域并且包括非易失性存储器(NVM)器件，所述非易失性存储器器件包括设置在第二高k栅极介电层上方的第二金属栅极。本专利技术的实施例还提供了一种集成电路(IC)，包括：逻辑区域，包括逻辑器件，所述逻辑器件设置在衬底上方并且包括设置在第一高k栅极介电层上方的第一金属栅极；以及嵌入式存储区域，设置为邻近所述逻辑区域并且包括非易失性存储器(NVM)器件，所述非易失性存储器器件包括设置在所述衬底上方的分裂栅极闪速存储器单元；其中，所述分裂栅极闪速存储器单元分别包括选择栅极和控制栅极，所述选择栅极和所述控制栅极通过在所述控制栅极下方延伸的电荷捕获层分离；其中，所述控制栅极或所述选择栅极为通过第二高k栅极介电层与所述衬底分离的金属栅极。本专利技术的实施例还提供了一种形成集成电路(IC)的方法，包括：提供衬底，所述衬底包括具有逻辑器件的逻辑区域和具有非易失性存储器器件的存储区域；形成位于所述逻辑区域内的第一牺牲栅极堆叠件和位于所述存储区域内的第二牺牲栅极堆叠件；形成通过电荷捕获层与所述第二牺牲栅极堆叠件分离的第三栅极堆叠件；以及利用高k栅极介电层和金属层来替换所述第一牺牲栅极堆叠件和所述第二牺牲栅极堆叠件，以形成位于所述逻辑区域内的第一金属栅极和位于所述存储区域内的第二金属栅极。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个实施例。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1示出了包括高k技术栅极(HKMG)非易失性存储器(NVM)器件的的集成电路(IC)的一些实施例的截面图。图2示出了包括HKMGNVM器件的IC的一些附加的实施例的截面图。图3示出了包括HKMGNVM器件的IC的一些附加的实施例的截面图。图4至图12D示出了用于制造包括HKMGNVM器件的IC的方法的一些实施例的一系列截面图。图13示出了用于制造包括HKMGNVM器件的IC的方法的一些实施例的流程图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。在新兴的技术节点中，半导体工业开始将逻辑器件和存储器件集成在相同的半导体芯片上。与两个分离芯片(一个用于存储器，而另一个用于逻辑器件)，且由于连接两个芯片的布线或引线导致了不期望的延迟的方法相比，这种集成改善了性能。另外，由于用于制造两种类型的器件的具体工艺步骤的共用，所以降低了将存储器和逻辑器件集成在相同的半导体芯片上的处理成本。一种常见类型的嵌入式存储器是嵌入式闪速存储器。嵌入式闪速存储器可以包括布置在闪速存储单元的第一和第二源极/漏极区之间的选择栅极。闪速存储单元也可以包括布置在选择栅极旁边并且通过电荷捕获介电层与选择栅极分开的控制栅极。高k金属栅极(HKMG)技术也已经成为用于下一代CMOS器件的领先者中的一个。HKMG技术包括高k电介质来增加晶体管电容并且降低栅极泄漏，其中，高k电介质具有比先前的栅极氧化物高的介电常数。使用金属栅极来代替多晶硅栅极以有助于费米能级钉扎并且允许将栅极调整至低阈值电压。通过结合金属栅极和高k电介质，HKMG技术使得进一步缩放成为可能并且允许集成芯片在降低的功率下运行。本专利技术涉及包括高k金属栅极(HKMG)非易失性存储器(NVM)器件并且提供小规模和高性能的集成电路(IC)以及形成方法。在一些实施例中，集成电路包括设置在衬底上方的逻辑区域和邻近的嵌入式存储区域。逻辑区域包括逻辑器件，逻辑器件包括设置在第一高k栅极介电层上方的第一金属栅极。存储区域包括闪速存储器单元，闪速存储器单元包括通过在控制栅极下面延伸的电荷捕获层分离的选择栅极和控制栅极。选择栅极或控制栅极可以为金属栅极。在一些实施例中，通过高k栅极介电层对金属栅极的底面和侧壁表面加衬。通过逻辑区域和存储区域两者中都具有HKMG结构，提高了IC性能并且新兴技术节点(如，28nm及以下)中的进一步缩放成为可能。图1示出了包括HKMGNVM器件的IC100的一些实施例的截面图。IC100包括逻辑区域104和邻近逻辑区域104设置的嵌入式存储区域102。逻辑区域104包括设置在衬底106上方的逻辑器件112。逻辑器件112包括设置在第一高k栅极介电层116a上方的第一金属栅极114。嵌入式存储区域102包括非易失性存储器(NVM)器件118，该器件包括设置在第二高k栅极介电层116b上方的第二金属栅极120。在一些实施例中，第一和第二金属栅极114、120分别具有通过第一和第二高k栅极介电层116a、116b加衬的底面和侧壁表面。第一和第二金属栅极114、120可以具有立方体形状，并且具有彼此对准的上表面。通过逻辑器件112和NVM器件118两者中都具有HKMG结构，增大了晶体管电容(并且由此增大了驱动电流)并且降低了栅极泄漏以及阈值电压。在一些实施例中，NVM器件118包括设置在衬底106上方的分裂栅极闪速存储器单元。分裂闪速存储器单元包括通过电荷捕获层124与选择栅极分离的控制栅极126。在一些实施例中，第二金属栅极120可以包括分裂闪速存储器单元的选择栅极。在一些实施例中，控制栅极126包括多晶硅。电荷捕获层124在控制栅极126下面延伸并且使控制栅极126与衬底106分离。源极/漏极区域122布置在选择栅极和控制栅极126的相对的侧壁处。选择栅极可以连接至字线，该字线配置为控制分裂闪速存储器单元的访问。第二高k栅极介电层116b降低隧穿(tunneling)栅极泄漏，并且允许将低压施加至选择栅极以形成位于选择栅极下面的反型沟道(inversionchannel)。在操作期间，电荷(如，电本文档来自技高网...

【技术保护点】
一种集成电路(IC)，包括：逻辑区域，包括逻辑器件，所述逻辑器件设置在衬底上方并且包括设置在第一高k栅极介电层上方的第一金属栅极；以及嵌入式存储区域，设置为邻近所述逻辑区域并且包括非易失性存储器(NVM)器件，所述非易失性存储器器件包括设置在第二高k栅极介电层上方的第二金属栅极。

【技术特征摘要】
2015.12.14 US 14/967,7671.一种集成电路(IC)，包括：逻辑区域，包括逻辑器件，所述逻辑器件设置在衬底上方并且包括设置...

【专利技术属性】
技术研发人员：吴伟成，邓立峰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71