电路、时间数字转换器、集成电路以及相应方法技术

本公开涉及电路、时间数字转换器、集成电路以及相应方法。根据一个示例的一种电路，包括：可控振荡器，被配置为基于控制信号产生输出信号；输入信号处理电路，被配置为接收参考信号并被配置为产生指示参考信号和输出信号或从输出信号导出的信号之间的相位关系的数字值序列；以及数字数据处理电路，被配置为以低于数字值序列的频率的频率产生处理值序列，其中每一个处理值基于数字值序列中的若干数字值，其中控制信号基于处理值序列。

【技术实现步骤摘要】

本专利技术涉及一种时间数字转换器、电路、集成电路、发送机、接收机和收发机以及 不同的方法和另外的实施方式。
技术介绍
在许多发送机、接收机或收发机应用中，使用了本地振荡器（L0)信号，例如，分别 用于向上或向下混合要被发射或接收的信号。例如因为频率合成器支持多频带的灵活性以 及易配置性，基于数字锁相环（DPLL)的频率合成器已经成为一种非常重要的解决方案。此 外，DPLL还允许移动至更小的处理节点。另外锁相环数字化实现中的数字环路滤波器（LF) 具有更强的抗噪能力。 频率合成器的一个非常重要的品质因数在于特定频率范围内的积分相位噪声。在 实现DPLL时，用于相位比较的时间数字转换器（TDC)是引起噪声的一个因素。因此，在此 类实现中降噪需要引起关注。 然而，在其它
中，时间数字转换器出于不同原因而被使用，如精确测量消 逝时间。此外，在这些应用中，时间数字转换器或包括时间数字转换器的电路中的噪声特性 也需要引起关注。
技术实现思路
因此，在使用时间数字转换技术的电路中存在降噪的需求。 所述需求可通过根据任意独立权利要求的电路、时间数字转换器、集成电路、发送 机、接收机、收发机、方法、程序或手段实现。【附图说明】 下文将仅以实例说明电路、装置和/或方法的一些示例。本文将参考如下附图： 图1示出数字PLL电路的简化框图； 图2示出根据一个示例的电路的简化框图，该电路包括根据一个示例的时间数字 转换器； 图3示出根据一个示例的电路的框图，该电路包括根据一个示例的时间数字转换 器； 图4示出多边沿相位比较的原理； 图5示出集成电路的简化框图； 图6示出根据一个示例的接收机、发送机或收发机的简化框图； 图7示出根据一个示例的一种方法的流程图；以及 图8示出根据一个示例的另一种方法的流程图。【具体实施方式】 各种示例将会参考附图进行充分的说明，一些示例在附图中被图示出。为了清晰， 图中的线条、图层和/或区域的厚度可能进行了夸大。 相应地，虽然示例具有多种多样的变形以及替换形式，但附图中图示的示例将在 本文中进行详细说明。然而需要明确的是，本文并不用于将示例限制于所公开的特定形式， 相反地，示例用于覆盖所有落入本公开范围内的所有变形、等效、替换。贯穿对附图的说明， 同样的数字指代同样的或相似的元件。此外，总结的参考标记将用于同时指代不止一种结 构、元件或对象或用于同时描述不止一种结构、元件或对象。由相同、相似或总结的参考标 记指代的物体、结构和元件可同等实现。然而，元件的一种、一些或所有特性、特征和尺寸会 随元件的不同而变化。 应该明确的是，当一个元件被表述为"连接"或"耦合"到另一元件时，该元件可以 直接或通过中间元件连接或親合至该另一元件。相反地，当一个元件被表述为"直接连接" 或"直接耦合"至另一元件时，不存在中间元件。用于描述两个元件之间的关系的其他词汇 应该用相似的方式进行解释（如"介于"对"直接介于"、"邻近"对"直接邻近"等）。 本文使用的术语仅用于说明特定实施例，并不用于限制实施例。除非文中明确指 出，否则本文所用的单数形式"一" "一个"和"该"也包含复数形式。需要进一步明确的是 词语"包括""包含"和/或"含有"在本文中使用时用于说明存在所陈述的特征、整数部分、 步骤、操作、元件和/或组件，但并不排除一个或多个其它特征、整数、步骤、操作、元件、组 件和/或它们的组合的存在或添加。 除非明确定义，否则本文使用的所有词语（包括技术和科学术语）都与示例所属 领域的普通技术人员通常理解的意义相同。需要进一步明确的是，如在普遍使用的词典中 所定义的那些词语应该解释为具有与相关领域语境中的意义相同的意义，且不能以理想化 或过度正式的意义进行解释，除非文中特别说明。 如上所述，时间数字转换器（TDC)可用于多种技术应用中，所述技术应用例如包 括用于产生已调制或未调制的本地振荡器（L0)信号。作为一些示例，此类本地振荡器信号 可用于接收、发送或交换数据。所述数据可利用无线技术或有线技术进行发送、接收或交 换。这些装置可在射频（RF)领域进行操作。然而，在其它
（例如包括测量技术领 域），也使用时间数字转换器。 多模收发机、接收机、发送机的核心模块是频率合成器。根据实施方式，频率合成 器可用于在收发机的接收机模式（RX模式）或在接收机中产生本地振荡器。在发送机或收 发机运行的情况中，例如，在发送机极化模式（TX极化模式）下，频率合成器可用于产生经 调相的载波。 在许多现代实现方式中，频率合成器基于数字锁相环（DPLL)。数字锁相环（DPLL) 已经成为一种非常普遍实施的方案，主要是因为它们支持多频带的灵活性和易配置性。例 如，它们为移动至较小处理节点提供了可能性。DPLL的数字环路滤波器（LF)还具有较强的 抗噪能力。基于多模式分割器或多模分割器（MMD)的DPLL结构在图1中被示意性地示出。 在所示实现方式中，时间数字转换器用于相位比较。 图1示出数字PLL电路100的示意框图。PLL电路100包括用于产生频率为fREF 的参考信号的参考信号发生器ll〇(REF)。所述参考信号被提供给包括模拟电路部件130 和数字电路部件140的时间数字转换器120 (TDC)。参考信号被提供至TDC120的模拟部分 130〇 在图1所示示例中，时间数字转换器120在数字电路部件140产生数字数据，所述 数字电路部件140通过噪声消除电路150被耦合至数字环路滤波器160 (数字LF)。然后数 字环路滤波器160的输出被耦合至数控振荡器170 (DC0)，所述数控振荡器170在其输出端 提供频率为fDe。的输出信号。 数控振荡器170的输出信号通过多模分割器（MMD)被反馈至时间数字转换器120 的模拟电路部件130。在多模分割器180的输出端，由多模分割器180产生反馈信号，所述 反馈信号的频率小于数控振荡器170的频率fDe。。在图1中，所述反馈信号按其分频被称为 DIV〇 更详细来说，图1所示的DPLL电路100是分数锁相环电路。通过利用也被称为控 制值的信道字，分割器控制信号可以由分割器控制电路190提供给多模分割器180。此处， 对分数DPLL电路100而言，分割器控制电路190包括Σ-Δ调制器200,Σ-Δ调制器200 用于接收信道字并基于信道字产生分割器控制信号。 分割器控制信号和信道字都被提供至噪声消除电路150从而允许对因多模分割 器180在至少两个分割器之间切换引起的相位偏移进行修正。更具体一点，信道字和分割 器控制信号被提供至配置于图1实施例的减法器210,以从分割器控制信号中减去信道字。 因此，在减法器210的输出端存在Σ-Δ调制器200的量化噪声。 噪声消除电路150还包括积分器220,积分器220用于对减法器210的值进行积 分。积分器220的输出与倍增器230耦合，所述倍增器230用于校准积分器220提供的要 从TDC120提供的数据中减去或加上的信号。作为一些示例，倍增器230的校准例如可用 于补偿由多模分割器180、时间数字转换器120的处理延迟和其它信号传播效应引起的相 位偏移或数控振荡器170引起的固有相位偏移。倍增器230的输出被提供至减法器240,减本文档来自技高网...

【技术保护点】
一种电路，包括：可控振荡器，被配置为基于控制信号产生输出信号；输入信号处理电路，被配置为接收参考信号并产生指示所述参考信号和所述输出信号或从所述输出信号导出的信号之间的相位关系的数字值序列；以及数字数据处理电路，被配置为以低于所述数字值序列的频率的频率产生处理值序列，其中，每一个处理值基于所述数字值序列中的若干数字值，并且其中，所述控制信号基于所述处理值序列。

【技术特征摘要】
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【专利技术属性】
技术研发人员：斯蒂芬·特尔蒂尼克，安德烈亚斯·赖斯特纳，
申请(专利权)人：英特尔IP公司，
类型：发明
国别省市：美国;US