本发明专利技术的实施例保护集成电路免于可测试性设计（ＤＦＴ）或其它测试模式所造成的冲击。无论储存在寄存器或者栓锁、ＲＡＭ中的暂时性机密、及／或储存在ＲＯＭ及／或ＰＲＯＭ中的永久机密皆可获得保障。用于保障集成电路上信息安全的一个实施例包含进入测试模式，并且在接收测试模式命令之前重置各个寄存器，以响应进入该测试模式作业。集成电路实施例包含：测试控制逻辑电路，是用以将该集成电路设置进入测试模式并且当在该测试模式中时控制该集成电路；一组寄存器；以及功能重置控制器，用以连接至该测试控制逻辑电路以及该组寄存器，用以接收来自该测试控制逻辑电路的重置命令并且将该重置命令提供至该组寄存器，以响应进入该测试模式的命令。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般而言是关于集成电路(ICs)与集成电路的各种作业模式，如包含可测 试性设计(DFT)模式的测试模式，并且进一步关于该集成电路内所含有的加密金钥、密码 及其它信息，更详而言的，是关于避免通过将IC作业于DFT或类似的测试模式来存取该加 密金钥、密码及其它信息的方法与设备。
技术介绍
保护电子装置作业所需的数字内容与其它信息经常求助于储存于集成电路(IC) 上各个位置的加密金钥与密码。非经授权使用者以外的某人或甚至经授权使用者本人对 金钥的存取皆可能造成版权经保护或经其它方式保护的数字内容被偷窃或侵占。此外，经 保护的数字内容或其它机密信息经常经过解码或使用前述加密金钥进行解密，并且由该IC 暂时储存在内存或寄存器位置内。对该内存或寄存器进行存取亦可能导致内容遭到未经授 权的使用者偷窃或侵占。目前流行以不正当方式得到经保护的数字内容，其中未经授权的主体可能意图通 过存取IC内部的寄存器与内存而对IC层次上经保护的数字内容进行存取。这些攻击是利 用IC设计本身并且意图合并利用IC测试特征，如现有技术为”可测试性设计”(DFT)模式 的作业模式。因此，可测试性设计攻击已造成信息安全领域的新观点并且对IC的各个部分 (如静态随机存取内存(SRAM)、只读存储器(ROM)、可编程只读存储器(PR0M)、寄存器以及 触发器，但不限于此)产生威胁。近期所提出的方法已经意图保护寄存器与栓锁免于受到DFT攻击的威胁。此类近 期所提出的一种用于保护寄存器的方法是列举出，，与机密有关的(secret-bearing)，，寄存 器并且将其自该DFT程序排除。然而，此方法具有多个缺点。首先，通过排除寄存器，将降 低DFT的测试涵盖率(test coverage)并且降低整体IC的良率。第二，容易出错，因为需 要设计者确认并且自该DFT程序手动移除该”与机密有关的”寄存器，且可能难以或甚至不 可能准确地确认该与机密有关的特定寄存器。第三，该方法假设仅该寄存器含有机密信息， 而内存没有。另一种经提出的方法是以混乱为基础，其中，将不同寄存器的内容以伪随机 (pseudo-random)形式多任务合并在一起(multiplex together)。此方法亦具有缺点，其 需要特殊的DFT算法，但工业标准计算机辅助设计(CAD)工具不支援该算法。此方法的第 二个缺点是其依赖混乱，但可能面临坚决的黑客通过反向工程(reverse-engineering)进行挑战。因此，亟需能够用于保障经保护的信息免于受到未经授权使用者采用IC作业模 式攻击(如可测试性设计攻击(Design-for-Test attack)或利用IC测试模式的类似攻 击)进行存取的方法。
技术实现思路
本说明书中所揭露的各个实施例皆用于保护集成电路上机密信息，避免利用该集 成电路的测试模式作业进行存取。举例而言，本说明书中所揭露的各个实施例皆保护该集 成电路免于可测试性设计(DFT)所造成的冲击。该等实施例使得储存在寄存器或者栓锁、 RAM中的暂时性机密、储存在只读存储器(ROM)中的永久机密、及/或储存在可编程只读存 储器(PROM)(如芯片上保险丝)中的永久机密皆可获得保障。本说明书中所揭露的一种保障集成电路上信息安全的方法，包含进入测试模式， 并且在接收测试模式命令之前重置一组寄存器的各个寄存器，以响应进入该测试模式作 业。该方法可进一步包含接收进入扫描模式的命令；组构该组寄存器进入至少一个扫描 链；执行扫描作业；接收退出该扫描模式的命令；响应接收该退出该扫描模式的命令并且 在进入功能模式之前，经由测试控制逻辑电路重置该组寄存器的各个寄存器。该重置方法 可由该装置内的功能重置控制器经由重置命令所提供。该方法可进一步包含重置触发器， 并且亦可包含将已知的位组合模式(bit pattern)写入至随机存取内存(RAM)的所有位 置，以响应进入该测试模式作业，并且在起初阻挡RAM读取命令之后，并且在之后写入该已 知的位组合模式之后允许后续的RAM读取命令另一种保障集成电路上信息安全的方法，包含进入测试模式作业；响应进入该 测试模式作业，判断该集成电路在进入该测试模式作业之前是作业于功能模式作业中；以 及响应判断该集成电路在进入该测试模式作业之前是作业于该功能模式作业中，当在该测 试模式作业中时，阻挡随机存取内存(RAM)读取命令。该方法亦可包含判断该集成电路在 进入该测试模式作业之前是作业于该功能模式作业中，还包含响应进入该测试模式作业， 判断一组寄存器含有经加密的数据，该组寄存器是自扫描链组构脱离。另一种保障集成电路上信息安全的方法，包含进入测试模式作业；接收只读存 储器(ROM)读取命令；将来自多个ROM地址位置的数据写入至加密逻辑电路，以响应接收 该ROM读取命令；以及将该加密逻辑电路的加密逻辑电路输出写入至测试控制逻辑电路， 该加密逻辑电路输出代表来自该多个ROM地址位置的数据。该方法可进一步包含将来自该 多个ROM地址位置的数据写入至加密逻辑电路，还包含将来自该多个ROM地址位置的数据 写入至多重输入位移寄存器(MISR)，以响应接收该ROM读取命令；以及将MISR输出写入至 该测试控制逻辑电路，该MISR输出代表来自该多个ROM地址位置的数据。另一种保障集成电路上信息安全的方法，包含进入测试模式作业；在进入该测 试模式作业之后，接收可编程只读存储器(PROM)读取命令，该PROM读取命令明确指出读 取地址；判断该读取地址指向机密信息；以及提供有利的输出型样，以响应该PROM读取命 令。该方法可进一步包含判断该读取地址指向机密信息，还包含读取至少一个PROM地址 位置，其中，该PROM地址位置能够确认机密信息是储存在该PROM内何处，并且将该PROM地 址位置储存在PROM保护寄存器中。另一种保障集成电路上信息安全的方法，包含进入测试模式作业；响应进入该 测试模式作业并且在接收测试模式命令之前，重置一组寄存器的各个寄存器；响应进入该 测试模式作业，判断该集成电路在进入该测试模式作业之前是作业于功能模式作业中；当 在该测试模式作业中时，阻挡随机存取内存(RAM)读取命令，以响应判断该集成电路在进 入该测试模式作业之前是作业于该功能模式作业中；接收只读存储器(ROM)读取命令；将 来自多个ROM地址位置的数据写入至加密逻辑电路，以响应接收该ROM读取命令；将该加密 逻辑电路的加密逻辑电路输出写入至测试控制逻辑电路，该加密逻辑电路输出代表来自该 多个ROM地址位置的数据；在进入该测试模式作业之后，接收可编程只读存储器(PROM)读 取命令，该PROM读取命令明确指出读取地址；判断该读取地址指向机密信息；以及提供有 利的输出型样，以响应该PROM读取命令。本说明书中揭露一种集成电路，包含测试控制逻辑电路，是用以将该集成电路组 构进入测试模式并且当在该测试模式中时控制该集成电路；一组寄存器；以及功能重置控 制器，是连接至该测试控制逻辑电路以及该组寄存器，用以接收来自该测试控制逻辑电路 的重置命令并且将该重置命令提供至该组寄存器，以响应进入该测试模式的命令。该集成 电路测试控制逻辑电路可进一步用以接收进入扫描模式的命令；将该组寄存器组构进入 至少一个扫描链本文档来自技高网...
【技术保护点】
一种保障集成电路上信息安全的方法，该方法包括： 进入测试模式作业；以及 响应进入该测试模式作业并且在接收测试模式命令之前，重置一组寄存器的各个寄存器。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：S·M·加德尔拉波，
申请(专利权)人：ATI技术无限责任公司，
类型：发明
国别省市：CA
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