将SONOS集成到CMOS流程中的方法技术

描述了一种形成包括非易失性存储器(NVM)和MOS晶体管的存储单元的方法。在一个实施方案中，该方法包括：在衬底上的电介质堆叠之上沉积和图案化栅极层，以形成NVM晶体管的栅极，电介质堆叠包括覆盖衬底的表面的隧穿层、覆盖隧穿层的电荷俘获层和覆盖电荷俘获层的阻挡层；形成暴露NVM晶体管的源极和漏极(S/D)区的掩模；穿过掩模刻蚀电介质堆叠，以通过在NVM晶体管的S/D区中去除阻挡层和电荷俘获层的至少第一部分使电介质堆叠变薄；以及穿过变薄的电介质堆叠，将掺杂物注入到NVM晶体管的S/D区中以形成相邻于NVM晶体管的栅极的轻掺杂漏极。

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉引用本申请是2014年6月16日提交的申请序列号为14/305,137的美国专利申请的继续申请，其根据美国法典第35卷第119条第e款要求享有在2014年1月21日提交的申请序列号为61/929,723的美国临时专利申请的优先权益，该美国临时专利申请以引用的方式并入本文。
本公开一般涉及半导体设备，以及更具体地涉及包括嵌入了或集成地形成了基于SONOS的非易失性存储器(NVM)晶体管和金属氧化物半导体(MOS)晶体管的存储单元以及制造该存储单元的方法。背景对于许多应用来说，如片上系统(SOC)体系结构，期望的是基于在单个芯片上或衬底上的金属氧化物半导体(MOS)场效应晶体管和非易失性存储器(NVM)设备集成逻辑设备和接口电路。MOS晶体管一般是使用标准的或基准的互补金属氧化物半导体(CMOS)的过程流程进行制造的。NVM设备可包括基于硅-氧化物-氮化物-氧化物-半导体(SONOS)的晶体管，其包括电荷俘获栅极堆叠，其中存储的或俘获的电荷改变非易失性存储器晶体管的阈值电压以按逻辑1或0来存储信息。在SOC的体系结构里，这些不同的晶体管的集成是具有挑战性的,并且在将晶体管缩放到更小的几何形状时变得更成问题。概述描述了形成包括非易失性存储器(NVM)和MOS晶体管的存储单元的方法。在一个实施方案中，该方法包括：在衬底上的电介质堆叠之上沉积和图案化栅极层以形成NVM晶体管的栅极，电介质堆叠包括覆盖衬底的表面的隧穿层、覆盖隧穿层的电荷俘获层和覆盖电荷俘获层的阻挡层；形成暴露NVM晶体管的源极和漏极(S/D)区的掩模；穿过掩模刻蚀电介质堆叠，以通过去除在NVM晶体管的S/D区中的阻挡层和电荷俘获层的至少第一部分,以使电介质堆叠变薄；以及，穿过变薄的电介质堆叠，将掺杂物注入到NVM晶体管的S/D区，以形成邻近NVM晶体管的栅极的轻掺杂漏极。附图简述本专利技术的实施方案，根据以下的详细描述和根据附图和下面提供的附加的权利要求，本专利技术的实施方案将被更加充分地理解，其中：图1是示出了用于制造包括非易失性存储器(NVM)晶体管和金属氧化物半导体(MOS)晶体管的存储单元的方法的实施方案的流程图，其包括在使用NVM LDD掩模形成邻近NVM晶体管的栅极的轻掺杂漏极(LDD)之前去除或使在NVM晶体管的源极和漏极区中的电介质堆叠变薄；图2A-2R是示出了在根据图1的方法制造存储单元期间的存储单元的一部分的横截面图的框图；图3是示出了用于利用NVM LDD掩模制造包括NVM晶体管和MOS晶体管的存储单元的方法的另一个实施方案的流程图，并且其包括在形成邻近于NVM晶体管的栅极的LDD之前形成第一间隔；图4A-4G是示出了在根据图3的方法制造存储单元期间的存储单元的一部分的横截面图的框图；图5是示出了用于利用单独的掩模来去除或变薄电介质堆叠来制造包括NVM晶体管和MOS晶体管的存储单元的方法的另一个实施方案的流程图；以及图6A-6E是示出了在根据图5的方法制造存储单元期间的存储单元的一部分的横截面图的框图。详细描述本文参照附图描述了将非易失性存储器(NVM)晶体管集成到互补金属氧化物半导体(CMOS)里的制造过程或过程流程以生产存储单元的方法的实施方案。然而，特定的实施方案可在没有这些具体细节中的一个或多个细节的情况下实施，或结合其他已知的方法、材料和装置来实施。在下面的描述中，阐述了许多具体的细节，诸如具体的材料、尺寸和过程参数等，以提供对本专利技术的透彻理解。在其它实例中，公知的半导体设计和制造技术并没有被特别详细地描述，以避免不必要地使本专利技术变模糊的描述。对于贯穿本说明书的“实施方案”参考是指结合实施方案描述的特定特征、结构、材料或特性被包括在本专利技术的至少一个实施方案中。因此，在贯穿本说明书的各个地方出现的短语“在实施方案中”不一定是指本专利技术的同一实施方案。此外，特定的特征、结构、材料或特性可以以任何合适的方式与一个或多个实施方案结合。术语“在......之上(over)”、“在......之下(under)”、“在......之间(between)”和“在......上(on)”，如本文所用，是指一个层相对于另一各层的相对位置。因此，例如，一个层沉积或放置在另一个层之上或之下可以是直接与该另一个层接触或可具有一个或多个中间层。而且，例如，一个层沉积或放置在多个层之间可以是直接与该多个层接触或可以具有一个或多个中间层。与此相反，在第二层“上”的第一层是与该第二层接触的。此外，一个层相对于另一个层的相对位置的提供，假定的是相对于起始衬底而不是考虑衬底的绝对方向进行操作沉积、修改和去除膜。NVM晶体管可以包括使用硅-氧化物-氮化物-氧化物-硅(SONOS)或金属-氧化物-氮化物-氧化物-硅(MONOS)技术实现的存储器晶体管或设备。参考图1和图2A到2R，现在将详细地描述将NVM晶体管集成或嵌入到CMOS过程流程的方法的实施方案。图1是示出如果在将离子注入到NVM晶体管的源极或漏极(S/D)区以形成NVM晶体管的LDD之前，利用NVM晶体管的轻掺杂漏极(LDD)掩模或NVM LDD掩模来从NVM晶体管的源极和漏极区使电介质堆叠变薄(如果不是去除的话)的方法或过程流程的实施方案的流程图。在本实施方案中，在使电介质堆叠变薄之前，第一间隔(间隔部1)形成于邻近NVM和金属氧化物半导体(MOS)晶体管的栅极的侧壁。图2A-2R是示出在根据图1的方法制造存储单元的期间的包括NVM晶体管和MOS晶体管的存储单元200的一部分的横截面图的框图。参照图1和图2A，过程开始于在晶圆或衬底204中形成许多隔离结构202(步骤102)。隔离结构202使形成的存储单元与在衬底204的邻接的区域(未示出)中形成的存储单元隔离，和/或使在衬底的第一或NVM区208里形成的NVM晶体管206与在邻接的第二或MOS区212中形成的一个或多个MOS晶体管210隔离(其中只有一个示出)。隔离结构202包括电介质材料，例如氧化物或氮化物，并且可以通过任何包括但不限于浅沟槽隔离(STI)或硅的局部氧化(LOCOS)的常规技术形成。衬底204可以是任何适用于半导体设备制造的单晶或多晶的材料组成的块晶，或者可以包括合适的材料在衬底上形成的顶外延层。合适的材料包括但不限于硅、锗、硅-锗或III-V族化合物半导体材料。一般地，如在示出的实施方案中，衬垫氧化层214形成在NVM区208及MOS区中的衬底204的表面216之上。衬垫氧化层214可以是厚度从约10纳米(nm)到约20纳米的二氧化硅(SiO2)，并可以通过热氧化过程或利用现场水汽生成(insitu steam generation，ISSG)生长。参照图1和图2B，掺杂物然后穿过衬垫氧化层214被注入到衬底204以在NVM区208中形成阱，并且形成将在MOS区212中形成的MOS晶体管210的沟道218(步骤104)。可选地或可替代地，该阱可形成在MOS区212中，或同时形成在NVM区208和MOS区212中。被注入的掺杂物可以是任何类型和任何浓度的，并且可以以任何能量进行注入，包括形成NVM晶体管206和/或MOS晶体管210的阱或深阱所必需的和形成MOS晶体管的沟道所必需本文档来自技高网...

【技术保护点】
一种方法，包括：在衬底上的电介质堆叠之上沉积和图案化栅极层以形成非易失性存储器(NVM)晶体管的栅极，所述电介质堆叠包括覆盖所述衬底的表面的隧穿层、覆盖所述隧穿层的电荷俘获层以及覆盖所述电荷俘获层的阻挡层；形成暴露所述NVM晶体管的源极和漏极(S/D)区的掩模；穿过所述掩模刻蚀所述电介质堆叠，以通过去除在所述NVM晶体管的S/D区中的所述阻挡层和所述电荷俘获层的至少第一部分而使所述电介质堆叠变薄；以及穿过所述变薄的电介质堆叠将掺杂物注入到所述NVM晶体管的S/D区中，以形成邻近NVM晶体管的栅极的轻掺杂漏极(LDD)。

【技术特征摘要】
【国外来华专利技术】2014.01.21 US 61/929,723;2014.06.16 US 14/305,1371.一种方法，包括：在衬底上的电介质堆叠之上沉积和图案化栅极层以形成非易失性存储器(NVM)晶体管的栅极，所述电介质堆叠包括覆盖所述衬底的表面的隧穿层、覆盖所述隧穿层的电荷俘获层以及覆盖所述电荷俘获层的阻挡层；形成暴露所述NVM晶体管的源极和漏极(S/D)区的掩模；穿过所述掩模刻蚀所述电介质堆叠，以通过去除在所述NVM晶体管的S/D区中的所述阻挡层和所述电荷俘获层的至少第一部分而使所述电介质堆叠变薄；以及穿过所述变薄的电介质堆叠将掺杂物注入到所述NVM晶体管的S/D区中，以形成邻近NVM晶体管的栅极的轻掺杂漏极(LDD)。2.根据权利要求1所述的方法，其中，所述电荷俘获层是至少包括覆盖所述隧穿层的第一电荷俘获层和覆盖所述第一电荷俘获层的第二电荷俘获层的多层电荷俘获层，并且，其中，去除所述电荷俘获层的所述至少第一部分包括去除所述NVM晶体管的S/D区中的所述第二电荷俘获层。3.根据权利要求1所述的方法，其中，刻蚀所述电介质堆叠包括使所述电介质堆叠变薄到不会对随后将掺杂物注入到所述NVM晶体管的S/D区中有不利的影响的厚度。4.根据权利要求3所述的方法，其中，刻蚀所述电介质堆叠包括使所述电介质堆叠从大约的厚度变薄到大约到大约的厚度。5.根据权利要求1所述的方法，其中，沉积和图案化所述栅极层还包括在所述衬底的表面之上在其上没有所述电介质堆叠的区域中沉积和图案化所述栅极层，以同时形成在互补型金属硅(CMOS)晶体管的栅极。6.根据权利要求5所述的方法，还包括在所述NVM晶体管的栅极、CMOS晶体管的栅极和所述衬底的表面之上沉积第一间隔层，以及各向异性地刻蚀所述第一间隔层以形成邻近所述NVM晶体管和所述CMOS晶体管的栅极的侧壁的第一间隔部。7.根据权利要求6所述的方法，其中，沉积和刻蚀所述第一间隔层以形成第一间隔部是在形成暴露所述NVM晶体管的S/D区的所述掩模之前完成的。8.根据权利要求6所述的方法，还包括在所述NVM晶体管的栅极、CMOS晶体管的栅极和所述衬底的表面之上沉积第二间隔层，并且各向异性地刻蚀所述第二间隔层以形成邻近所述NVM晶体管和所述CMOS晶体管的所述第一间隔部的第二间隔部(间隔部2)，其中，所述第二间隔层包括氮化硅(SiN)，并且，其中，刻蚀所述第二间隔层包括去除所述NVM晶体管的S/D区中的所述电荷俘获层的至少第二。9.根据权利要求8所述的方法，其中，在穿过所述掩模刻蚀所述电介质堆叠以使所述电介质堆叠变薄之后在所述NVM晶体管的所述S/D区中剩下的所述隧穿层和所述电荷俘获层的第二部分保护在所述S/D区中的所述衬底的表面在所述第一间隔部和所述第二间隔部的形成期间免受损坏。10.根据权利要求1所述的方法，其中，栅极层包括多晶硅，并且，其中，所述方法还包括在沉积和图案化所述栅极层之后再氧化所述多晶硅，以形成所述NVM晶体管的多晶硅栅极。11.根据权利要求10所述的方法，其中，所述电介质堆叠包括氧化物-氮化物-氧化物(ONO)堆叠，并且所述NVM晶体管包括硅-氧化物-氮化物-氧化物-硅(SONOS)晶体管。12.根据权利要求1所述的方法，其中，所述隧穿层或所述阻挡层中的至少一个包括高k材料。13.根据权利要求1所述的方法，其中，在使所述电介质堆叠变薄之前被形成暴露所述NVM晶体管的S/D区的所述掩模是LDD掩模，并且其中...

【专利技术属性】
技术研发人员：克里希纳斯瓦米·库马尔，范卡特拉曼·普拉哈卡，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：美国;US