一种基于MDPCM的集成电路高速数字接口模块，涉及一种集成电路高速数字接口模块。是为了在保证高速集成电路芯片接口速率的前提下，降低信道中传输的脉冲的频率与个数，进而达到降低脉冲速率但不减小数据速率的目的。它的控制器CPU的调制器控制信号输出端与MDPCM调制器的控制信号输入端连接，控制器CPU的解调器控制信号输出端与MDPCM解调器的控制信号输入端连接；控制器CPU的锁相环控制信号输出端与锁相环的控制信号输入端连接；锁相环的数据发送高速时钟信号输出端与MDPCM调制器的时钟信号输入端连接；锁相环的数据接收高速时钟信号输出端与MDPCM解调器的时钟信号输入端连接。本发明专利技术适用于高速数字集成电路中。
【技术实现步骤摘要】
【技术保护点】
一种基于MDPCM的集成电路高速数字接口模块，其特征是：它包括控制器CPU(1)、MDPCM调制器(2)、锁相环(3)和MDPCM解调器(4)；所述控制器CPU(1)的调制器控制信号输出端与MDPCM调制器(2)的控制信号输入端连接；所述控制器CPU(1)的解调器控制信号输出端与MDPCM解调器(4)的控制信号输入端连接；控制器CPU(1)的锁相环控制信号输出端与锁相环(3)的控制信号输入端连接；所述锁相环(3)的数据发送高速时钟信号输出端clk_outT2与MDPCM调制器(2)的时钟信号输入端连接；所述锁相环(3)的数据接收高速时钟信号输出端clk_outR2与MDPCM解调器(4)的时钟信号输入端连接；控制器CPU(1)的控制信号输入端是基于MDPCM的集成电路高速数字接口模块的控制信号输入端；所述控制器CPU(1)的应答信号输出端是基于MDPCM的集成电路高速数字接口模块的应答信号输出端；所述锁相环(3)的时钟信号输入端是基于MDPCM的集成电路高速数字接口模块的外部参考时钟输入端clk_in；所述锁相环(3)的数据发送低速时钟信号输出端clk_outT1是基于MDPCM的集成电路高速数字接口模块的数据发送低速时钟信号输出端；所述锁相环(3)的数据接收低速时钟信号输出端clk_outR1是基于MDPCM的集成电路高速数字接口模块的数据接收低速时钟信号输出端；所述锁相环(3)的数据发送高速时钟信号输出端clk_outT2是基于MDPCM的集成电路高速数字接口模块的数据发送高速时钟信号输出端；所述锁相环(3)的数据接收高速时钟信号输出端clk_outR2是基于MDPCM的集成电路高速数字接口模块的数据接收高速时钟信号输出端；MDPCM调制器(2)的数据输入端是基于MDPCM的集成电路高速数字接口模块的位宽可编程总线数据输入端；所述MDPCM调制器(2)的接口信号输出端是基于MDPCM的集成电路高速数字接口模块的接口信号输出端；MDPCM解调器(4)的数据输出端是基于MDPCM的集成电路高速数字接口模块的位宽可编程总线数据输出端；所述MDPCM调制器(4)的接口信号输入端是基于MDPCM的集成电路高速数字接口模块的接口信号输入端。...
【技术特征摘要】
【专利技术属性】
技术研发人员：何胜阳，赵雅琴，任广辉，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。