一种基于编码的SOC的测试方法技术

一种基于编码的SOC的测试方法，涉及SOC的测试方法，解决了编码方法在对无关位进行赋值时未考虑到最优化方法，从而损失了潜在的压缩效率的问题，它包括如下步骤：步骤一、把测试数据进行压缩；步骤二、将压缩后的数据传输并存储在ATE上；步骤三、通过芯片上的解压结构对压缩数据解压缩，还原成测试数据；步骤四、用测试数据对SOC进行测试；步骤一的压缩过程如下：步骤一一、将测试向量排列成逐位移入的数据流；步骤一二、采用动态规划方法对测试数据中的无关位赋值；步骤一三、求非负整数序列A，使得总代价函数Y(A)最小；步骤一四、对赋值完后的测试向量进行划分；步骤一五、对测试数据进行压缩。用于大规模集成电路测试。

【技术实现步骤摘要】

本专利技术涉及SOC的测试方法。
技术介绍
随着集成电路技术的发展，一个芯片上可以集成数以亿计的器件，并且可以集成预先设计和经过验证的IP (Intellectual Property)核，如存储器核，微处理器核，DSP 核等。这种多元化的集成芯片已经成为能处理各种信息的集成系统，被称为系统芯片 SOC(System On a chip)。SOC大大降低了系统成本，缩短了设计周期，加快了产品上市的时间。这种新的设计模式为SOC系统集成缩短了设计周期，降低了设计风险，但也给SOC的测试带来了极大的挑战。在SOC的集成过程中，出于对知识产权的保护，IP核提供商通常不会为SOC集成商提供IP核的内部结构信息，系统集成者只能将其作为“黑盒”处理，因此很难采用传统的测试生成和测试压缩方法开发出实用的测试方案，造成了测试优化设计的困难。半导体厂生产的芯片必须经测试合格才能出厂。所有生产厂家都希望制造出的芯片快速投入市场，制造出的芯片在测试仪上测试的时间越短越好。由于每次流片的芯片产量大多超过几万片，如果这些待测芯片在测试仪前等待的时间过长，导致芯片出厂速度慢， 无法按时出厂，这部分增加的测试成本将会使生产成本提高。为了减少设计和生产成本，测试必须迅速有效，而测试一片SOC所花的时间与其测试数据量又是密切相关的。随着SOC集成的IP核数目的增多、功能越来越复杂、相应的测试数据量也随之剧增。传统的外部测试需要把所有的测试激励向量和测试响应向量存储在自动测试设备ATE (Automatic Test Equipment,)上。但相对而言，ATE存储容量、工作频率以及带宽非常有限，从而使得两者之间的矛盾变得越来越突出。如何有效地减少测试数据量、缩短测试时间，提高生产能力、降低测试成本，也是SOC测试必须面对的一大挑战。为了解决SOC的测试难题，对SOC的测试问题展开相关理论和方法的研究，对于实际应用具有十分重要的意义。在近些年的研究成果中，测试资源划分(Test Resource Partition, TRP)是一种比较有实用价值的解决方案，主要有三方面1、测试集紧缩(Test Compaction)。测试集紧缩是一种有损压缩方法，它主要是通过处理测试向量集中的无关位(Don't care bit)来减少测试数据量，分为动态紧缩方法和静态紧缩方法两种。动态紧缩是在测试生成的过程中进行的，需要修改测试生成器，可能需要在测试生成中进行多次回溯，从而导致测试生成的时间较长；静态紧缩则是在测试生成后进行，通常只是对生成的测试集进行故障仿真，采用相应的方法减少测试向量的数量，但非模型故障的覆盖率可能要受到影响。2、内建自测试(Built-In-Self-Test，BIST)。BIST也是一种常用的降低测试数据量的方法，常用于存储器核的测试。其基本思想是利用芯片自身的测试生成器在片上直接生成测试向量，完成测试，常用的有基于线性反馈移位寄存器(LFSR)和基于细胞机(CA) 的方法。由于BIST生成的测试向量多是伪随机向量，因此故障覆盖率不高、测试序列较长。虽然通过加权随机向量测试、混合模式BIST等方法可以进一步提高测试效率，但随着电路规模的扩大，难测故障越来越多，需要付出的硬件开销也显著增加。因此BIST方法目前仅在存储器的测试中得到了广泛的应用，对于DSP等实现逻辑功能的其它IP核的测试仍然不成熟，而且只有当IP核具备BIST结构时，SOC才可能考虑采用BIST的测试方案3、外建自测试(Built-Out-Self-Test，B0ST)。外建自测试的基本思想是将预先得到测试向量经过压缩存储在ATE中，测试时，通过芯片上的解码器进行解压。这是一种无损压缩技术，能保证故障覆盖率不降低。外建自测试中用的较多的是基于编码的测试数据压缩方法，其中比较经典的有Huffman编码、游程(Run-Length)编码、Golomb码、FDR码、 混合码(Hybrid Coding)、VIHC码、Alt-Run-Length Code等。这些编码的主要特征是每个码字有一个前缀，前缀不仅具有区分码字的作用，而且还能表示一定的长度信息；其尾部分配同一前缀不同长度的二进制码。然而Golomb码和FDR码都是对连续的O游程进行编码，并未把连续的O和1都进行编码，因此有一定的缺陷。EFDR码、AFDR码、交替与连续长度码、变游程编码等同时对0、1游程进行编码，使得游程的数量大大减少，从而进一步提升了压缩率。但是这些编码方法在对无关位进行赋值时未考虑到最优化方法，从而损失了潜在的压缩效率。
技术实现思路
本专利技术的目的是为了解决现有的SOC的测试方法中的编码方法在对无关位进行赋值时未考虑到最优化方法，从而损失了潜在的压缩效率的问题，提供一种基于编码的SOC 的测试方法。一种基于编码的SOC的测试方法，它包括如下步骤步骤一、把测试数据进行压缩；步骤二、将压缩后的数据传输并存储在ATE上；步骤三、通过芯片上的解压结构对压缩数据解压缩，还原成测试数据；步骤四、用测试数据对SOC进行测试；步骤一的压缩过程如下步骤一一、将测试向量排列成逐位移入的数据流；步骤一二、采用动态规划方法对测试数据中的无关位赋值，用游程类型序列T = {、}，游程最小长度序列L = {1J，余量序列M = {mj来描述一个测试集；步骤一三、将赋值问题归结为以下数学模型给定三个长度均为η的非负整数序列T= {tJ,L= {1J，M= ImiLl彡i彡n，其中mn = 0;对于长度为η的非负整数序列A ={aj，其中 O 彡彡 IV 令 h = Hii-Bi, = O, Wi = Ijbi-Aai,给定函数 f(i) = f(ti ，总代价函数为丨⑷！；/⑴=!；·/^，1^)求非负整数序列A，使得总代价函数Y㈧最i=l i=l小；步骤一四、对赋值完后的测试向量进行划分，连续的O串由η个O组成，连续的1 串由η个1组成，经过这样的划分后，O游程和1游程是交替出现的；步骤一五、对于O游程和1游程的测试数据进行压缩。本专利技术提出的SOC的测试方法中的测试数据压缩方法具有以下特点同时对0游程和1游程编码；连续的0串由η个0组成，连续的1串由η个1组成，经过这样的游程划分后，0游程和1游程必然是交替出现的；编码的前缀和后缀长度不相等，即使同一组中前半部分前缀和后半部分前缀也不一样；第k组编码长度为2k+l。本专利技术能直接利用IP核厂商提供的测试数据，能对多扫描链设计IP核的测试数据进行压缩，本专利技术适用于基于可复用IP核设计的SOC的测试；应用这种测试数据压缩方法后，ATE和硬件解压缩电路之间只需要一个通道来驱动IP核内部的多条扫描链，减少了 ATE通道数量；本专利技术巧妙地利用动态规划方法对无关位进行复制，能够有效地降低测试数据量，提高数据压缩效率10%以上。附图说明图1为本专利技术的数据 流程示意图，图2为本专利技术的编码格式的示意图。 具体实施例方式具体实施方式一结合图1、图2说明本实施方式，本实施方式它包括如下步骤步骤一、把测试数据进行压缩；步骤二、将压缩后的数据传输并存储在ATE上；步骤三、通过芯片上的解压结构对压缩数据解压缩，还原成测试数据；步骤四、用测试数据对SOC进行测试；步骤一的压缩过程如下步骤一一本文档来自技高网...

【技术保护点】
１．一种基于编码的ＳＯＣ的测试方法，它包括如下步骤：步骤一、把测试数据进行压缩；步骤二、将压缩后的数据传输并存储在ＡＴＥ上；步骤三、通过芯片上的解压结构对压缩数据解压缩，还原成测试数据；步骤四、用测试数据对ＳＯＣ进行测试；其特征在于步骤一的压缩过程如下：步骤一一、将测试向量排列成逐位移入的数据流；步骤一二、采用动态规划方法对测试数据中的无关位赋值，用游程类型序列Ｔ＝｛ｔｉ｝，游程最小长度序列Ｌ＝｛ｌｉ｝，余量序列Ｍ＝｛ｍｉ｝来描述一个测试集；步骤一三、将赋值问题归结为以下数学模型：给定三个长度均为ｎ的非负整数序列Ｔ＝｛ｔｉ｝，Ｌ＝｛ｌｉ｝，Ｍ＝｛ｍｉ｝，１≤ｉ≤ｎ，其中ｍｎ＝０；对于长度为ｎ的非负整数序列Ａ＝｛ａｉ｝，其中０≤ａｉ≤ｍｉ，令ｂｉ＝ｍｉ－ａｉ，ｂ－１＝０，ｗｉ＝ｌｉ＋ｂｉ－１＋ａｉ，给定函数ｆ（ｉ）＝ｆ（ｔｉ，ｗｉ），总代价函数为：求非负整数序列Ａ，使得总代价函数Ｙ（Ａ）最小；步骤一四、对赋值完后的测试向量进行划分，连续的０串由ｎ个０组成，连续的１串由ｎ个１组成，经过这样的划分后，０游程和１游程是交替出现的；步骤一五、对于０游程和１游程的测试数据进行压缩。

【技术特征摘要】

【专利技术属性】
技术研发人员：俞洋，乔立岩，向刚，陶丽楠，王帅，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：93