用于集成电路的静电放电触发电路制造技术

本实用新型专利技术公开了用于集成电路的静电放电触发电路，通过在电路中设置由NOMS晶体管和PMOS晶体管组成的反相器、BigFET晶体管、低阈值电压NMOS晶体管使电路实现释放静电放电电流（ESD）的功能，且在电路中采用NMOS晶体管代替传统的电容器，在能够有效的释放静电放电（ESD）电流的同时，避免使用比较大的电阻和电容而带来的浪费芯片面积的问题。同时采用低阈值MOS管，使BigFET栅上的电荷快速泄放干净，没有漏电产生。

【技术实现步骤摘要】
用于集成电路的静电放电触发电路
本技术设及一种静电放电触发电路，尤其是一种用于集成电路的静电放电触 发电路。
技术介绍
[000引 目前，一般的RC触发的电源错制电路，为了能够有效的泄放静电放电（ESD)电流，RC时间常数需要设计为0.加s-lus，如此大的RC时间常数需要比较大的电容和电阻，所W 在集成电路版图设计时，电阻和电容需要比较大版图面积，造成了巧片面积的浪费。
技术实现思路
为了解决上述技术问题，本技术提供了一种用于集成电路的静电放电触发电 路，通过在电路中设置由NOMS晶体管和PMOS晶体管组成的反相器、BigFET晶体管W及低 阔值电压NMOS晶体管，使用NMOS晶体管代替传统的电容器，解决了现有技术中存在的浪费 巧片面积的技术问题，同时采用低阔值MOS管，使Big阳T栅上的电荷快速泄放干净，没有漏 电产生。 为了实现上述目的，本专利技术采用的技术方案是：用于集成电路的静电放电触发电 路，包括有电阻、PMOS晶体管、NMOS晶体管和由PMOS晶体管及NMOS晶体管组成的反相器， 其特征在于： 电阻一端连接在电源上，另一端与NMOS晶体管I的栅极相连，NMOS晶体管I的源 极与漏极相连接地； PMOS晶体管I与NMOS晶体管II组成反相器I，PMOS晶体管11与NMOS晶体管III 组成反相器II，PMOS晶体管III与NMOS晶体管IV组成反相器III，其中PMOS晶体管I、 PMOS晶体管II、PMOS晶体管III的漏极接电源，NMOS晶体管II、NMOS晶体管III、NMOS晶 体管IV的源极接地，反相器I的输入端连接在NMOS晶体管I的栅极，反相器I输出端连接在 反相器II的输入端，反相器II的输出端连接反相器III的输入端； NMOS晶体管V的栅极和漏极连接在反相器III的输出端，源极接地； [000引NMOS晶体管VI漏极连接电源，栅极连接在反相器III的输出端，源极接地。 NMOS晶体管VI为Big阳T晶体管。 NMOS晶体管V为低阔值电压NMOS晶体管。 本技术的有益效果在于：本技术采用上述结构，采用NMOS晶体管代替传 统的电容器，确保能够有效的泄放静电放电（ESD)电流的同时，大大减小了设计版图面积， 节约了巧片面积。同时采用低阔值M0S管，使Big阳T栅上的电荷快速泄放干净，没有漏电 产生。 【附图说明】 图1 ;为本技术的结构示意图。 [001引图2 ;为本技术的使用效果仿真图。 【具体实施方式】 下面结合附图对本技术作详细描述。 [001引如图1所示的用于集成电路的静电放电触发电路，包括有电阻、PM0S晶体管、NMOS晶体管和由PM0S晶体管及NMOS晶体管组成的反相器，其结构为： 电阻1 一端连接在电源上，另一端与NMOS晶体管：2的栅极相连，NMOS晶体管I2 的源极与漏极相连接地； PM0S晶体管I8与NMOS晶体管II3组成反相器I11，PM0S晶体管II9与NMOS晶 体管III4组成反相器II12,PM0S晶体管III10与NMOS晶体管IV5组成反相器III13， 其中PM0S晶体管I8、PM0S晶体管II9、PM0S晶体管III10的漏极接电源，NMOS晶体管II 3、NM0S晶体管III4、NM0S晶体管IY5的源极接地，反相器I11的输入端连接在NMOS晶体 管I2的栅极，反相器I11输出端连接在反相器II12的输入端，反相器II12的输出端连 接反相器III13的输入端； [001引 NMOS晶体管V6为低阔值电压NMOS晶体管，其栅极和漏极连接在反相器III13的 输出端，源极接地； NMOS晶体管VI7为BigFET晶体管，其漏极连接电源，栅极连接在反相器III13的 输出端，源极接地。 电源错制电路的RC常数设置为10ns，静电放电（ESD)脉冲施加在VDD和VSS之间， 反相器I11的输入端电压为低电压，反相器I11的输出端电压为高电压，反相器II12的输 出端电压为低电压，PMOSIII10开启，NOMS晶体管VI7栅极为高电压，NOMS晶体管VI7开 启导通静电放电巧SD)电流。经过RC时间常数10ns之后，反相器I11的输入端电压为高 电压，反相器I11的输出端电压为低电压，反相器II12的输出端电压为高电压，PMOSIII 10关闭，但是NOMS晶体管IV5也关闭，NOMS晶体管巧7栅节点还为高电压，NOMS晶体管 VI7继续开启泄放静电放电（ESD)电流。 [002UPMOSIII10的作用是在静电放电（ESD)脉冲到达之后，PMOSIII10开启，NOMS晶体管VI7的栅为高电平，NOMS晶体管VI7开启泄放静电放电（ESD)电流。 [002引NM0SIV5的作用是在静电放电（ESD)脉冲到达，过了RC时间常数10ns之后，仍 然保持NOMS晶体管VI7开启泄放静电放电（ESD)电流。NM0S晶体管V6为低低阔值电压 NM0S晶体管，其作用是用来在RC时间常数10ns之后控制NOMS晶体管巧7的开启时间， 因为NM0S晶体管V6的阔值电压低于NOMS晶体管VI7的阔值电压，可W保证NOMS晶体 管VI7栅上的电荷泄放干净。 [002引 NM0S晶体管V6同时保证在电路正常上电的情况下，使NOMS晶体管VI7的栅电 压为低电平，NOMS晶体管YI7关闭，不会产生漏电。因为此NM0S晶体管V6的阔值电压低 于NOMS晶体管VI7的阔值电压，可W保证NOMS晶体管巧7栅上的电荷泄放干净，从而 使NM0S晶体管Y7关闭，不会产生漏电。 如图2所示，采用化dencesprectre仿真所得的HBM2000V脉冲下各个节点的电 压和电流情况。在HBM脉冲下，0-lus时间间隔内，NOMS晶体管VI7的栅电压为大于0. 5V 的高电平，NOMS晶体管VI7开启泄放静电释放（ESD)电流。NOMS晶体管VI7开启时间大 于lus证明此电路在能够有效的释放静电放电（ESD)电流的同时，采用正常阔值电压M0S管 和低阔值电压M0S管相结合的设计电路，在能够有效的释放静电放电（ESD)电流的同时，避 免了使用比较大的电阻和电容而带来的浪费巧片面积的问题。同时采用低阔值M0S管，使 BigFET栅上的电荷快速泄放干净，没有漏电产生。本文档来自技高网...

【技术保护点】
用于集成电路的静电放电触发电路，包括有电阻、PMOS晶体管、NMOS晶体管和由PMOS晶体管及NMOS晶体管组成的反相器，其特征在于：电阻（1）一端连接在电源上，另一端与NMOS晶体管I（2）的栅极相连，NMOS晶体管I（2）的源极与漏极相连接地；PMOS晶体管I（8）与NMOS晶体管II（3）组成反相器I（11），PMOS晶体管II（9）与NMOS晶体管III（4）组成反相器II（12），PMOS晶体管III（10）与NMOS晶体管IV（5）组成反相器III（13），其中PMOS晶体管I（8）、PMOS晶体管II（9）、PMOS晶体管III（10）的漏极接电源，NMOS晶体管II（3）、NMOS晶体管III（4）、NMOS晶体管IV（5）的源极接地，反相器I（11）的输入端连接在NMOS晶体管I（2）的栅极，反相器I（11）输出端连接在反相器II（12）的输入端，反相器II（12）的输出端连接反相器III（13）的输入端；NMOS晶体管V（6）的栅极和漏极连接在反相器III（13）的输出端，源极接地；NMOS晶体管VI（7）漏极连接电源，栅极连接在反相器III（13）的输出端，源极接地。...

【技术特征摘要】
1. 用于集成电路的静电放电触发电路，包括有电阻、PMOS晶体管、NMOS晶体管和由 PM0S晶体管及NM0S晶体管组成的反相器，其特征在于： 电阻（1) 一端连接在电源上，另一端与NM0S晶体管I(2)的栅极相连，NM0S晶体管I(2)的源极与漏极相连接地； PM0S晶体管I(8)与NM0S晶体管II(3)组成反相器I(11)，PM0S晶体管II(9)与NM0S晶体管III(4)组成反相器II(12)，PM0S晶体管III(10)与NM0S晶体管IV(5)组 成反相器III(13)，其中PM0S晶体管I(8)、PM0S晶体管II(9)、PM0S晶体管III(10)的 漏极接电源，NM0S晶体管II(3)、NM0S晶体管III(4...

【专利技术属性】
技术研发人员：蔡小五，魏俊秀，吕川，高哲，梁超，闫明，刘兴辉，
申请(专利权)人：辽宁大学，
类型：新型
国别省市：辽宁;21