【技术实现步骤摘要】
本专利技术属于集成电路的静电放电保护领域，涉及一种ESD保护器件，具体涉及一种具有高维持电压的SCR结构的ESD保护器件，可用于提高片上IC高压ESD保护的可靠性。
技术介绍
随着集成技术的快速发展，电子产品日益小型化，在提高集成结构性能和集成度的同时，集成电路的内部结构在ESD冲击来临时更容易损坏，由ESD带来的可靠性问题越来越引起人们的重视。据有关引起集成电路产品失效的多种因素调研后发现：每年半导体工业因为ESD造成的经济损失高达数十亿美元。因此，为了削减因集成电路可靠性引起的高额经济损失，最为有效的方法是对集成电路的各个输出、输入端口设计相应的高效能比的ESD保护器件。针对常规低压工艺的ESD保护措施相对较为成熟，常用的ESD保护器件结构有二极管、双极型晶体管、栅极接地NMOS管以及SCR器件等。SCR因具有较高的品质因子被认为是ESD保护效率最高的器件，但是其维持电压相对较低，难以满足集成电路对ESD保护器件的诸多要求：ESD保护器件既要能通过IEC6001-...
【技术保护点】
一种具有高维持电压内嵌GDPMOS的SCR器件，其包括具有内嵌栅接高电位的P沟道MOS(GDPMOS)结构和大电流泄放能力的SCR结构，以抑制器件触发开启后发生强回滞，增强ESD鲁棒性，提高器件的维持电压，其特征在于：主要由P衬底(101)、N阱(102)、P阱(103)、N阱(104)、第一N+注入区(110)、第一P+注入区(111)、第二P+注入区(112)、第二N+注入区(113)、第三N+注入区(114)、第三P+注入区(115)、第一场氧隔离区(130)、第二场氧隔离区(131)、第三场氧隔离区(132)、第四场氧隔离区(133)、第五场氧隔离区(134)和多晶...
【技术特征摘要】
1.一种具有高维持电压内嵌GDPMOS的SCR器件，其包括具有内嵌栅接高电位的P沟道MOS(GDPMOS)结构和大电流泄放能力的SCR结构，以抑制器件触发开启后发生强回滞，增强ESD鲁棒性，提高器件的维持电压，其特征在于：主要由P衬底(101)、N阱(102)、P阱(103)、N阱(104)、第一N+注入区(110)、第一P+注入区(111)、第二P+注入区(112)、第二N+注入区(113)、第三N+注入区(114)、第三P+注入区(115)、第一场氧隔离区(130)、第二场氧隔离区(131)、第三场氧隔离区(132)、第四场氧隔离区(133)、第五场氧隔离区(134)和多晶硅栅(116)及其覆盖的薄栅氧化层(117)构成；
在所述P衬底(101)的表面区域内从左到右依次设有所述N阱(102)和所述P阱(103)；
在所述N阱(102)的表面区域从左到右依次设有所述第一场氧隔离区(130)、所述第一N+注入区(110)、所述第二场氧隔离区(131)、所述第一P+注入区(111)、所述第二P+注入区(112)，所述第一P+注入区(111)和所述第二P+注入区(112)之间设有所述多晶硅栅(117)及其覆盖的所述薄栅氧化层(116)；
所述第一场氧隔离区(130)的左侧和所述N阱(102)的左侧边缘相连，所述第一场氧隔离区(130)的右侧与所述第一N+注入区(110)的左侧相连，所述第一N+注入区(110)的右侧与所述第二场氧隔离区(131)的左侧相连，所述第二场氧隔离区(131)的右侧与所述第一P+注入区(111)的左侧相连，所述第一P+注入区(111)的右侧与所述多晶硅栅(117)及其覆盖的所述薄栅氧化层(116)的左侧相连，所述多晶硅栅(117)及其覆盖的所述薄栅氧化层(116)的右侧与所述第二P+注入区(112)的左侧相连，所述多晶硅栅(116)及其覆盖的所述薄栅氧化层(117)的横向长度必须满足一定的范围，以满足不同维持电压的ESD保护需求；
所述P阱(103)的表面部分区域从左到右设有所述第三场氧隔离区(132)、所述第三N+注入区(114)、所述第四场氧隔离区(133)、所述第三P+注入区(115)和所述第五场氧隔离区(134)；
所述第三场氧隔离区(132)的右侧与所述第三N+注入区(114)的左侧直接相连，所述第三N+注入区(114)的右侧与所述第四场氧隔离区(133)的左侧相连，所述第四场氧隔离区(133)的...
【专利技术属性】
技术研发人员：顾晓峰，毕秀文，梁海莲，黄龙，
申请(专利权)人：江南大学，
类型：新型
国别省市：江苏;32
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