延时装置制造方法及图纸

本发明专利技术提供一种延时装置，包括：电流源、电容器、第一NMOS管、第二NMOS管、第一开关、第一反相器、第二反相器和第三反相器。本发明专利技术利用所述电流源给所述电容器充电，所述第一NMOS管和所述第二NMOS管进入亚阈值区，使得所述电容器两端的充电电流为亚阈值区电流以延长所述电容器的充电时间（延长所述电容器的电压充电至所述第一反向器的翻转电压的时间），从而获取延时时间较长的延时信号。本发明专利技术利用亚阈值区小电流对电容器进行充电以产生较长时间的延时，避免了传统电路中使用大面积电容或者大阻值的电阻的情况，减小了占用芯片的设计面积。积。积。

【技术实现步骤摘要】
延时装置


[0001]本专利技术涉及延时电路
，具体涉及一种延时装置。

技术介绍

[0002]目前比较常见的延时电路一般为恒流充电延时装置(电路)、RC充电延时装置(电路)和数字计数延时装置(电路)。
[0003]请参考图1，图1是一种传统的恒流充电延时装置的电路结构图，恒流充电延时装置包括：电流源I2、电容器C2、第一反相器X4和第二反相器X5以及由外部的输入信号控制的第一开关K3和第二开关K4，其中，该延时装置的工作过程主要为：当外部的输入信号控制第二开关K4导通、第一开关K3关断时，通过所述电流源I2给电容器C2进行充电；当充电到第一反相器X4的输入上翻转点时，第一反相器X4的输出端翻转为低电平，即第一反相器X4的输出端和地端同电位；第二反相器X5输出端翻转为高电平，即第二反相器X5的输出端和电源电压同电位，可见，恒流充电延时装置的延时主要体现于电流源I2给电容器C2充电到第一反相器X4的上翻转点的时间。
[0004]但是，上述恒流充电延时装置为了实现较大的延时需要选用很小的电流源I2和很大的电容C2，很小的电流源很难做出来，此外，很大的电容会占用较大的设计面积。
[0005]请参考图2，图2是一种传统的RC充电延时装置的电路结构图，RC充电延时装置包括：限流电阻R1、电容器C3、由外部的输入信号控制的第一开关K5和第二开关K6以及第一反相器X6和第二反相器X7，其中，该延时装置的工作过程主要为：当外部的输入信号控制第二开关K6闭合、第一开关K5打开时，通过限流电阻R1给电容器C3进行充电；当充电到第一反相器X6的输入上翻转点时，第一反相器X6的输出端翻转为低电平，即第一反相器X6的输出端和地端同电位；第二反相器X7的输出端翻转为高电平，即第二反相器X5的输出端和电源电压同电位，可见，RC充电延时装置的延时主要体现于限流电阻R1给电容器C3充电到第二反相器X7的上翻转点的时间。
[0006]但是，上述RC充电延时装置为了时间较大的延时需要选用很大充电限流电阻R1和很大的电容C2，占用较多的芯片设计面积。
[0007]如图3，图3是一种传统的数字计数延时装置的电路结构图，数字计数延时装置包括：振荡器M1、第一D触发器D1、第二D触发器D2、第三D触发器D3、第一数字逻辑与门X8和第二数字逻辑与门X9，，其中，该延时装置的工作过程主要为：首先振荡器M1工作，产生固定频率f的方波；当外部的输入信号从IN进入，进入第一D触发器D1、第二D触发器D2和第三D触发器D3的SET，第一D触发器D1、第二D触发器D2和第三D触发器D3组成的分频器开始工作；第一D触发器D1的Q端输出频率为振荡器方波频率的1/2f；第二D触发器D2的Q端输出频率为振荡器方波频率的1/4f；第三D触发器D3的Q端输出频率为振荡器方波频率的1/8f；然后三个方波输入到第一数字逻辑与门X8的三个输入端，当三输入同为高电平，则输出高电平；然后第一数字逻辑与门X8的输出信号和外部的输入信号输入到第二数字逻辑与门X9的两个输入端；从而形成对外部输入信号的延时。
[0008]但是，上述数字计数延时装置为了获取较长的延时时间，需要一个振荡器模块和多个D触发器以及逻辑门，产生的延时主要决定于振荡器的频率和D触发器的个数，振荡器的结构相对复杂，占用的芯片设计面积过大，并且多个D触发器和逻辑门占用的芯片设计面积也较大。

技术实现思路

[0009]本申请提供了一种延时装置，可以解决传统的延时电路中电容、限流电阻、振荡器或触发器等元器件中的至少一种元器件占用整体芯片整体设计面积过大的问题。
[0010]一方面，本申请实施例提供了一种延时装置，包括：电流源、电容器、第一NMOS管、第二NMOS管、第一开关、第一反相器、第二反相器和第三反相器；
[0011]所述电流源的一端与电源连接，所述电流源的另一端分别与所述电容器的正极、所述第二NMOS管的漏极、所述第一开关的第一端以及所述第一反向器的输入端连接，所述电容器的负极分别与所述第一NMOS管的漏极和栅极以及所述第二NMOS管的栅极连接，所述第一NMOS管的源极、所述第二NMOS管的源极和所述第一开关的第二端均接地，所述第一反相器、所述第二反相器和所述第三反相器依次串联；
[0012]其中，根据外部的初始信号控制所述第一开关的导通或者关断；当所述第一开关关断时，所述电流源给所述电容器充电，所述第一NMOS管和所述第二NMOS管导通并进入亚阈值区以延长所述电容器的充电时间；当所述第一开关导通时，所述电容器放电，其中，在所述电容器充、放电期间，所述电容器的正极的电平信号经所述第一NMOS管、所述第二NMOS管、所述第一开关处理，并经所述第一反相器、所述第二反相器和所述第三反相器向后级输出一延时信号。
[0013]可选的，在所述的延时装置中，所述延时装置还包括：第一PMOS管、第二开关和第四反相器，所述第一PMOS管的源极与电源连接，所述第一PMOS管的漏极与所述第二开关的第一端连接，所述第二开关的第二端与所述第二NMOS管的漏极连接，所述第四反相器的输入端与所述第二反相器的输出端连接，所述第一PMOS管的栅极与所述第四反相器的输出端连接。
[0014]可选的，在所述的延时装置中，所述第一开关为第三NMOS管，所述第三NMOS管的第三端接收外部的初始信号，其中，所述第三NMOS管的第一端为漏极，所述第三NMOS管的第二端为源极，所述第三NMOS管的第三端为栅极。
[0015]可选的，在所述的延时装置中，所述第二开关为第二PMOS管，所述第二PMOS管的第三端接收外部的初始信号，其中，所述第二PMOS管的第一端为源极，所述第二PMOS管的第二端为漏极，所述第二PMOS管的第三端为栅极。
[0016]可选的，在所述的延时装置中，所述第一反向器、所述第二反相器、第三反相器和所述第四反相器均相同。
[0017]本申请技术方案，至少包括如下优点：
[0018]本申请利用所述电流源给所述电容器充电，所述第一NMOS管和所述第二NMOS管进入亚阈值区，使得所述电容器两端的充电电流为亚阈值区电流，从而延长所述电容器的充电时间(延长所述电容器的电压充电至所述第一反向器的翻转电压的时间)，从而获取延时时间较长的延时信号。
[0019]本申请利用亚阈值区小电流对所述电容器进行充电以产生较长时间的延时，避免了传统电路中使用大面积电容或者大阻值的电阻的情况，减小了占用芯片的设计面积，提高了应用于集成电路的适应性。
附图说明
[0020]图1是一种传统的恒流充电延时装置的电路结构图；
[0021]图2是一种传统的RC充电延时装置的电路结构图
[0022]图3是一种传统的数字计数延时装置的电路结构图；
[0023]图4是本专利技术实施例的延时装置的电路结构图；
[0024]图5是本专利技术实施例的细化第一开关和第二开关的延时装置的电路结构图；
[0025]图6是本专利技术实施例的延时装置的外部初始信号IN、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种延时装置，其特征在于，包括：电流源、电容器、第一NMOS管、第二NMOS管、第一开关、第一反相器、第二反相器和第三反相器；所述电流源的一端与电源连接，所述电流源的另一端分别与所述电容器的正极、所述第二NMOS管的漏极、所述第一开关的第一端以及所述第一反向器的输入端连接，所述电容器的负极分别与所述第一NMOS管的漏极和栅极以及所述第二NMOS管的栅极连接，所述第一NMOS管的源极、所述第二NMOS管的源极和所述第一开关的第二端均接地，所述第一反相器、所述第二反相器和所述第三反相器依次串联；其中，根据外部的初始信号控制所述第一开关的导通或者关断；当所述第一开关关断时，所述电流源给所述电容器充电，所述第一NMOS管和所述第二NMOS管导通并进入亚阈值区以延长所述电容器的充电时间；当所述第一开关导通时，所述电容器放电，其中，在所述电容器充、放电期间，所述电容器的正极的电平信号经所述第一NMOS管、所述第二NMOS管、所述第一开关处理，并经所述第一反相器、所述第二反相器和所述第三反相器向后级输出一延时信号。2.根据...

【专利技术属性】
技术研发人员：郭斌，陈佩，
申请(专利权)人：无锡市晶源微电子有限公司，
类型：发明
国别省市：