静电保护结构及静电保护电路制造技术

一种静电保护结构和静电保护电路，所述静电保护结构，包括：位于第一N型阱区的第一区域内的PMOS晶体管，PMOS晶体管的源区和栅极与电源端相连接，PMOS晶体管的漏区与输入输出接口端相连接；位于第一N型阱区的第二区域内的第一基区掺杂区，第一基区掺杂区与外部触发电压调整电路的相连接；位于第一P型阱区的第三区域内的NMOS晶体管，NMOS晶体管的漏区与输入输出接口端相连接，NMOS晶体管的栅极和源区与接地端相连接；位于第一P型阱区的第四区域内的第二基区掺杂区，第二基区掺杂区与外部触发电压调整电路相连接。静电保护结构的静电释放的路径增多，静电释放的效率提高。

【技术实现步骤摘要】
静电保护结构及静电保护电路
本专利技术涉及静电保护领域，特别涉及一种静电保护结构和静电保护电路。
技术介绍
在集成电路芯片的制作和应用中，随着超大规模集成电路工艺技术的不断提高，目前的CMOS集成电路制作技术已经进入深亚微米阶段，MOS器件的尺寸不断缩小，栅氧化层的厚度越来越薄，MOS器件耐压能力显著下降，静电放电（ElectrostaticDischarge，ESD）对集成电路的危害变得越来越显著。因此，对集成电路进行ESD的保护也变得尤为重要。为了加强对静电的防护能力，大都在芯片的输入输出接口端（I/Opad）连接静电保护电路，静电保护电路是为芯片中的内部电路提供静电电流的放电路径，以避免静电将内部电路击穿。现有的静电保护电路中常用的器件包括栅极接地的NMOS晶体管、栅极接电源的PMOS晶体管和可控硅整流器（SCR，SiliconControlledRectifier）等。由于栅极接地的NMOS晶体管与CMOS工业很好的兼容性，栅接地的NMOS晶体管得到了广泛的应用。参考图1，图1为现有静电保护电路的结构示意图，NMOS晶体管13的漏极与输入输出接口端15相连接，NMOS晶体管13的栅极和源极与接地端16连接，当输入输出接口端15产生大的静电电压或静电电流时，静电通过NMOS晶体管13中的寄生NPN三极管释放到接地端16，具体请参考图2，图2为图1中NMOS晶体管的剖面结构示意图，包括：半导体衬底100，所述半导体衬底100内具有P阱101，半导体衬底100上具有NMOS晶体管的栅极103，栅极103两侧的P阱101内具有NMOS晶体管的漏区102和源区104，NMOS晶体管的漏区102与输入输出接口端15相连接，NMOS晶体管的源区104和栅极103与接地端16相连接，所述源区104一侧的P阱101内还具有P型掺杂区105，P型掺杂区105与接地端16相连接，P型掺杂区105与源区104之间具有浅沟槽隔离结构106，NMOS晶体管的漏区102构成寄生NPN三极管17的集电区，NMOS晶体管的源区104构成寄生NPN三极管17的发射区，栅极103底部的P阱101构成寄生NPN三极管17的基区，当输入输出接口端15集聚静电电荷时，电流从漏区102经过阱区电阻18流向P型掺杂区105区，使得栅极103底部的P阱101与接地端16之间产生电势差，当电势差大于寄生NPN三极管17的阈值电压时，寄生NPN三极管17呈导通状态，此时电流就从漏区102流向源区104，释放掉输入输出接口端15集聚的静电。现有的ESD保护电路在进行放电时放电效率较低。
技术实现思路
本专利技术解决的问题是提高静电释放的效率。为解决上述问题，本专利技术技术方案提供了一种静电保护结构，包括：半导体衬底，所述半导体衬底内具有第一N型阱区和第一P型阱区，所述第一N型阱区包括第一区域和第二区域，所述第一P型阱区包括第三区域和第四区域；位于第一N型阱区的第一区域内的PMOS晶体管，所述PMOS晶体管包括位于第一N型阱区上的栅极和位于栅极两侧第一N型阱区内的源/漏区，PMOS晶体管的源区和栅极与电源端相连接，PMOS晶体管的漏区与输入输出接口端相连接；位于第一N型阱区的第二区域内的第一基区掺杂区，第一基区掺杂区的掺杂类型为N型，第一基区掺杂区与外部触发电压调整电路的相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉低第一基区掺杂区的电位；位于第一P型阱区的第三区域内的NMOS晶体管，所述NMOS晶体管包括位于第一P型阱区上的栅极和位于栅极两侧第一P型阱区内的源/漏区，NMOS晶体管的漏区与输入输出接口端相连接，NMOS晶体管的栅极和源区与接地端相连接；位于第一P型阱区的第四区域内的第二基区掺杂区，所述第二基区掺杂区的掺杂类型为P型，第二基区掺杂区与外部触发电压调整电路相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉高第二基区掺杂区的电位。可选的，第一基区掺杂区与PMOS的源区以及半导体衬底构成第一PNP型寄生三极管，第一基区掺杂区与PMOS的漏区以及半导体衬底构成第二PNP型寄生三极管；第二基区掺杂区与NMOS晶体管的漏区以及NMOS晶体管的源区构成第一NPN型寄生三极管。可选的，所述外部触发电压调整电路包括RC耦合回路和反向器电路，所述RC耦合回路包括串联的耦合电容和耦合电阻，耦合电阻的另一端连接至电源端，耦合电容的另一端连接至接地端，RC耦合节点连接至反向器电路，所述反向器电路包括串联的第一反相器、第二反相器和第三反相器，第一反相器的输入端与RC耦合节点相连接，第一反相器的输出端与第二反相器的输入端相连接，第二反相器的输出端与第三反相器的输入端以及第一基区掺杂区相连接，第三反相器的输出端与第二基区掺杂区相连接。可选的，所述第一反相器、第二反相器和第三反相器为CMOS反相器或TTL反相器。可选的，所述静电保护结构还包括开关NMOS晶体管，开关NMOS晶体管的漏极与电源端相连接，开关NMOS晶体管的源极与接地端相连接，开关NMOS晶体管的栅极与第一反相器的输出端相连接。可选的，所述第一N型阱区内还具有第一N型掺杂区，第一N型掺杂区包围所述PMOS晶体管和第一基区掺杂区，第一N型掺杂区与电源端相连接。可选的，所述第一P型阱区内还具有第一P型掺杂区，第一P型掺杂区包围所述NMOS晶体管和第二基区掺杂区，第一P型掺杂区与接地端相连接。可选的，所述PMOS晶体管为共用源漏PMOS晶体管，所述共用源漏PMOS晶体管包括位于第一N型阱区内交替间隔分布的若干第一源区和第一漏区，以及位于相邻的第一源区和第一漏区之间的第一N型阱区上的第一栅极，若干第一栅极和第一源区与电源端相连接，若干第一漏区与输入输出接口端相连接，第一基区掺杂区与若干第一源区以及半导体衬底构成若干并联的第一PNP型寄生三极管，第一基区掺杂区与若干第一漏区以及半导体衬底构成若干并联的第二PNP型寄生三极管。可选的，所述第二区域位于第一栅极向两端延伸的延伸方向上，所述第一基区掺杂区位于第二区域内，第一基区掺杂区沿第一源区和第一漏区分布方向上的长度等于第一源区和第一漏区的分布宽度，第一基区掺杂区的宽度为0.5～5微米。可选的，第一基区掺杂区中掺杂离子为磷离子、砷离子或锑离子。可选的，所述NMOS晶体管为共用源漏NMOS晶体管，所述共用源漏NMOS晶体管包括位于第一P型阱区内交替间隔分布的若干第二源区和第二漏区，以及位于相邻的第二源区和第二漏区之间的第一P型阱区上的第二栅极，若干第二源区和第二栅极与接地端相连接，若干第二漏区与输入输出接口端相连接，第二基区掺杂区与若干第二源区和若干第二漏区构成若干第一NPN型寄生三极管。可选的，所述第四区域位于第二栅极向两端延伸的延伸方向上，所述第二基区掺杂区位于第四区域内，第二基区掺杂区沿第二源区和第二漏区分布方向上的长度等于第二源区和第二漏区的分布宽度，第二基区掺杂区的宽度为0.5～5微米。可选的，第二基区掺杂区的掺杂离子为硼离子、镓离子或铟离子。可选的，所述半导体衬底内还具有第二N型阱区和第二P型阱区，第二N型阱区和第二P型阱区位于第一N型阱区和第一P型阱区之间，第一N型阱区、第二P型阱区、第二N型阱区和第一P本文档来自技高网...

【技术保护点】
一种静电保护结构，其特征在于，包括：半导体衬底，所述半导体衬底内具有第一N型阱区和第一P型阱区，所述第一N型阱区包括第一区域和第二区域，所述第一P型阱区包括第三区域和第四区域；位于第一N型阱区的第一区域内的PMOS晶体管，所述PMOS晶体管包括位于第一N型阱区上的栅极和位于栅极两侧第一N型阱区内的源/漏区，PMOS晶体管的源区和栅极与电源端相连接，PMOS晶体管的漏区与输入输出接口端相连接；位于第一N型阱区的第二区域内的第一基区掺杂区，第一基区掺杂区的掺杂类型为N型，第一基区掺杂区与外部触发电压调整电路的相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉低第一基区掺杂区的电位；位于第一P型阱区的第三区域内的NMOS晶体管，所述NMOS晶体管包括位于第一P型阱区上的栅极和位于栅极两侧第一P型阱区内的源/漏区，NMOS晶体管的漏区与输入输出接口端相连接，NMOS晶体管的栅极和源区与接地端相连接；位于第一P型阱区的第四区域内的第二基区掺杂区，所述第二基区掺杂区的掺杂类型为P型，第二基区掺杂区与外部触发电压调整电路相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉高第二基区掺杂区的电位。...

【技术特征摘要】
1.一种静电保护结构，其特征在于，包括：半导体衬底，所述半导体衬底内具有第一N型阱区和第一P型阱区，所述第一N型阱区包括第一区域和第二区域，所述第一P型阱区包括第三区域和第四区域；位于第一N型阱区的第一区域内的PMOS晶体管，所述PMOS晶体管包括位于第一N型阱区上的栅极和位于栅极两侧第一N型阱区内的源/漏区，PMOS晶体管的源区和栅极与电源端相连接，PMOS晶体管的漏区与输入输出接口端相连接；位于第一N型阱区的第二区域内的第一基区掺杂区，第一基区掺杂区的掺杂类型为N型，第一基区掺杂区与外部触发电压调整电路相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉低第一基区掺杂区的电位；位于第一P型阱区的第三区域内的NMOS晶体管，所述NMOS晶体管包括位于第一P型阱区上的栅极和位于栅极两侧第一P型阱区内的源/漏区，NMOS晶体管的漏区与输入输出接口端相连接，NMOS晶体管的栅极和源区与接地端相连接；位于第一P型阱区的第四区域内的第二基区掺杂区，所述第二基区掺杂区的掺杂类型为P型，第二基区掺杂区与外部触发电压调整电路相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉高第二基区掺杂区的电位。2.如权利要求1所述的静电保护结构，其特征在于，第一基区掺杂区与PMOS的源区以及半导体衬底构成第一PNP型寄生三极管，第一基区掺杂区与PMOS的漏区以及半导体衬底构成第二PNP型寄生三极管；第二基区掺杂区与NMOS晶体管的漏区以及NMOS晶体管的源区构成第一NPN型寄生三极管。3.如权利要求1所述的静电保护结构，其特征在于，所述外部触发电压调整电路包括RC耦合回路和反向器电路，所述RC耦合回路包括串联的耦合电容和耦合电阻，耦合电阻的另一端连接至电源端，耦合电容的另一端连接至接地端，RC耦合节点连接至反向器电路，所述反向器电路包括串联的第一反相器、第二反相器和第三反相器，第一反相器的输入端与RC耦合节点相连接，第一反相器的输出端与第二反相器的输入端相连接，第二反相器的输出端与第三反相器的输入端以及第一基区掺杂区相连接，第三反相器的输出端与第二基区掺杂区相连接。4.如权利要求3所述的静电保护结构，其特征在于，所述第一反相器、第二反相器和第三反相器为CMOS反相器或TTL反相器。5.如权利要求3所述的静电保护结构，其特征在于，所述静电保护结构还包括开关NMOS晶体管，开关NMOS晶体管的漏极与电源端相连接，开关NMOS晶体管的源极与接地端相连接，开关NMOS晶体管的栅极与第一反相器的输出端相连接。6.如权利要求1所述的静电保护结构，其特征在于，所述第一N型阱区内还具有第一N型掺杂区，第一N型掺杂区包围所述PMOS晶体管和第一基区掺杂区，第一N型掺杂区与电源端相连接。7.如权利要求1所述的静电保护结构，其特征在于，所述第一P型阱区内还具有第一P型掺杂区，第一P型掺杂区包围所述NMOS晶体管和第二基区掺杂区，第一P型掺杂区与接地端相连接。8.如权利要求1所述的静电保护结构，其特征在于，所述PMOS晶体管为共用源漏PMOS晶体管，所述共用源漏PMOS晶体管包括位于第一N型阱区内交替间隔分布的若干第一源区和第一漏区，以及位于相邻的第一源区和第一漏区之间的第一N型阱区上的第一栅极，所述若干第一栅极和第一源区与电源端相连接，所述若干第一漏区与输入输出接口端相连接，所述第一基区掺杂区与若干第一源区以及半导体衬底构成若干并联的第一PNP型寄生三极管，所述第一基区掺杂区与若干第一漏区以及半导体衬底构成若干并联的第二PNP型寄生三极管。9.如权利要求8所述的静电保护结构，其特征在于，所述第二区域位于第一栅极向两端延伸的延伸方向上，所述第一基区掺杂区位于第二区域内，第一基区掺杂区沿第一源区和第一漏区分布...

【专利技术属性】
技术研发人员：欧阳雄，翁文君，程惠娟，陈捷，李宏伟，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31