集成电路结构及其制造方法技术

本发明专利技术提供了一种集成电路结构，该集成电路结构包括衬底、低电压器件和高电压器件。低电压器件具有从第一外延结构到邻近的栅叠层的第一直线距离；以及高电压器件具有从第二外延结构到邻近的栅叠层的第二直线距离。高电压器件的第二直线距离大于低电压器件的第一直线距离，使得在高电压操作下可以降低高电压器件中的泄露电流。而且，本发明专利技术还提供了一种用于制造集成电路结构的方法。

【技术实现步骤摘要】

本专利技术一般地涉及半导体
，更具体地，涉及。
技术介绍
集成电路结构是制造和集成在半导体晶圆中的小电子元件。使用多种制造操作，制造和连接集成电路结构以在半导体晶圆上形成集成电路。集成电路能够在电器件的操作过程中执行功能。在电子器件中，经常期望根据处理速度和功率的需求制造具有各种集成电路结构(例如，核心器件和输入-输出(I/o)器件)的半导体芯片。例如，I/O器件在操作过程中通常需要维持高电压。然而，泄露电流随着高电压操作而增强。因此，需继续寻求在集成电路结构以及制造集成电路结构的方法方面的改善。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种集成电路结构，包括:衬底，具有第一区域和第二区域；低电压器件，设置在所述衬底的第一区域上，包括:第一栅叠层，设置在所述衬底的第一区域上；第二栅叠层，设置在所述衬底的第一区域上；以及第一外延结构，设置在所述衬底的第一区域中以及所述第一栅叠层和所述第二栅叠层之间，并且具有从所述第一外延结构到所述第一栅叠层或所述第二栅叠层的第一直线距离；以及高电压器件，设置在所述衬底的第二区域上，包括:第三栅叠层，设置在所述衬底的第二区域上；第四栅叠层，设置在所述衬底的第二区域上；以及第二外延结构，设置在所述衬底的第二区域中以及所述第三栅叠层和所述第四栅叠层之间，并且具有从所述第二外延结构到所述第三栅叠层或所述第四栅叠层的第二直线距离，其中，所述高电压器件的所述第二直线距离大于所述低电压器件的所述第一直线距离。在该集成电路结构中，所述第一直线距离和所述第二直线距离的差值在约3nm到约1nm的范围内。在该集成电路结构中，所述低电压器件包括核心金属氧化物半导体(MOS)器件。在该集成电路结构中，所述高电压器件包括输入-输出(I/0)M0S器件。在该集成电路结构中，所述第一外延结构、所述第二外延结构、或所述第一外延结构和所述第二外延结构均由P型半导体材料或N型半导体材料制成。该集成电路结构进一步包括:位于所述衬底的所述第二区域中的离子掺杂层。在该集成电路结构中，所述离子掺杂层包括碳(C)、锗(Ge)、硼⑶、氟化硼(BF2)、磷(P)、砷(As)、锑(Sb)、以及它们的组合。根据本专利技术的另一方面，提供了一种用于制造集成电路结构的方法，包括:分别在衬底的第一区域和第二区域上形成多个栅叠层；在所述衬底的所述第一区域上的所述栅叠层上方形成光刻胶层；在所述衬底的所述第二区域中形成离子掺杂层；去除所述光刻胶层；在所述衬底的所述第一区域中以及所述第一区域上的两个栅叠层之间形成第一蚀刻凹槽；在所述衬底的所述第二区域中以及所述第二区域上的两个栅叠层之间形成第二蚀刻凹槽；以及将外延材料填充到所述第一蚀刻凹槽和所述第二蚀刻凹槽中以分别形成第一外延结构和第二外延结构，其中，所述第一外延结构具有到达所述第一栅叠层或所述第二栅叠层的侧壁的第一直线距离，并且所述第二外延结构具有到达所述第三栅叠层或所述第四栅叠层的侧壁的第二直线距离，所述第二直线距离大于所述第一直线距离。在该方法中，形成所述离子掺杂层是形成N型离子掺杂层或P型离子掺杂层。在该方法中，形成所述第一蚀刻凹槽是形成各向同性蚀刻凹槽，并且形成所述第二蚀刻凹槽是形成各向异性蚀刻凹槽。在该方法中，通过实施蚀刻工艺形成所述第一蚀刻凹槽和所述第二蚀刻凹槽。在该方法中，所述蚀刻工艺包括各向同性蚀刻工艺。在该方法中，所述第一直线距离和所述第二直线距离的差值在约3nm到约1nm的范围内。根据本专利技术的又一方面，提供了一种用于制造集成电路结构的方法，包括:分别在衬底的第一区域和第二区域上形成多个栅叠层；在所述衬底的所述第一区域上的所述栅叠层上方形成第一光刻胶层；在所述衬底的所述第二区域中以及所述衬底的所述第二区域上的两个所述栅叠层之间形成第一蚀刻凹槽；去除所述第一光刻胶层；在所述衬底的所述第二区域上方形成第二光刻胶层；在所述衬底的所述第一区域中以及所述衬底的所述第一区域上的两个所述栅叠层之间形成第二蚀刻凹槽；去除所述第二光刻胶层；以及将外延材料填充到所述第一蚀刻凹槽和所述第二蚀刻凹槽中以分别形成第一外延结构和第二外延结构，其中，所述第一外延结构具有到达所述第一栅叠层或所述第二栅叠层的第一直线距离，且所述第二外延结构具有到达所述第三栅叠层或所述第四栅叠层的第二直线距离，所述第二直线距离大于所述第一直线距离。在该方法中，形成所述第一蚀刻凹槽是形成各向异性蚀刻凹槽，形成所述第二蚀刻凹槽是形成各向同性蚀刻凹槽。在该方法中,通过实施第一各向异性蚀刻工艺形成所述第一蚀刻凹槽。在该方法中，通过实施第二各向异性蚀刻工艺和各向同性蚀刻工艺形成所述第二蚀刻凹槽。 在该方法中，所述第一直线距离和所述第二直线距离的差值在约3nm到约1nm的范围内。该方法进一步包括:在所述衬底的所述第二区域中形成离子掺杂层。在该方法中，形成所述离子掺杂层是形成N型离子掺杂层或P型离子掺杂层。【附图说明】当结合附图进行阅读时，通过以下详细描述可以更好地理解本专利技术的各方面。应该强调的是，根据工业中的标准实践，未按比例绘制各个部件。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1和图2是根据一些实施例的集成电路结构的示意性截面图；图3A至图3E是根据一些实施例处于制造集成电路结构的各个阶段的示意性截面图；图4是根据一些实施例示出了制造集成电路结构的方法的流程图；图5A至图5E是根据一些实施例处于制造集成电路结构的各个阶段的示意性截面图；以及图6是根据一些实施例示出制造集成电路结构的方法的流程图。【具体实施方式】以下公开内容提供了许多用于实施本专利技术的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本专利技术。当然，这仅仅是实例，并不是用于限制本专利技术。例如，在以下描述中，第一部件形成在第二部件上方或者上可以包括以直接接触的方式形成第一部件和第二部件的实施例，还可以包括在第一部件和第二部件之间形成有额外的部件，使得第一部件和第二部件不直接接触的实施例。此外，本专利技术可在各个实例中重复参照符号和/或字符。该重复是为了简明和清楚，而且其本身不表示所述各个实施例和/或结构之间的关系。而且，本文可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、“上面的”等空间关系术语，以容易地描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间关系术语旨在包括装置在使用或操作过程中的不同方位。装置可以以其他方式进行定向(旋转90度或在其他方位上)，并且可对本文中所使用的空间关系描述符进行相应的解释。传统的集成电路结构包括核心器件和输入-输出(I/O)器件。在核心器件中的外延结构和栅叠层之间具有第一距离，且在I/O器件中的外延结构和栅叠层之间具有第二距离。第一距离与第二距离相等。然而，当在高电压操作条件下操作I/O器件时，I/O器件可以增大泄露电流。就这一点而言，根据本专利技术的各个实施例提供了。图1是根据本专利技术的各个实施例的集成电路结构100的示意性截面图。在图1中，集成电路结构100包括衬底110、低电压器件120、以及高电压器件130。衬底110具有第一区域112和第二区域114。在本专利技术的各个实施例中，衬底110是半本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：衬底，具有第一区域和第二区域；低电压器件，设置在所述衬底的第一区域上，包括：第一栅叠层，设置在所述衬底的第一区域上；第二栅叠层，设置在所述衬底的第一区域上；以及第一外延结构，设置在所述衬底的第一区域中以及所述第一栅叠层和所述第二栅叠层之间，并且具有从所述第一外延结构到所述第一栅叠层或所述第二栅叠层的第一直线距离；以及高电压器件，设置在所述衬底的第二区域上，包括：第三栅叠层，设置在所述衬底的第二区域上；第四栅叠层，设置在所述衬底的第二区域上；以及第二外延结构，设置在所述衬底的第二区域中以及所述第三栅叠层和所述第四栅叠层之间，并且具有从所述第二外延结构到所述第三栅叠层或所述第四栅叠层的第二直线距离，其中，所述高电压器件的所述第二直线距离大于所述低电压器件的所述第一直线距离。

【技术特征摘要】
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【专利技术属性】
技术研发人员：江宗育，陈光鑫，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71