一种垂直纳米线MOSFET及其制造方法技术

本发明专利技术公开了一种垂直纳米线MOSFET的制造方法，包括：提供生长有第一层、第二层、第三层和第四层外延层的半导体衬底，其中，所述第一层、第二层和第三层为半导体材料,第二层不同于第一层和第三层；对所述第二层进行刻蚀，使得第二层相对于第一层和第三层凹入而成为沟道区；在凹入的沟道区的侧壁上沉积高K介质层和栅电极材料层，并进行进一步刻蚀使其形成位于第一层和第三层之间的栅极。本发明专利技术提供的器件，用以解决现有技术中垂直纳米线MOSFET制造方法，存在的栅长不易控制的技术问题。实现了提高栅长控制精度和减少栅与源漏之间的寄生电容的技术效果。

Vertical nanowire MOSFET and manufacturing method thereof

The invention discloses a method for manufacturing, a vertical MOSFET nanowires comprising: providing a first growth layer, second layer, third layer and fourth layer epitaxial layer of the semiconductor substrate, wherein, the first layer, second layer and third layer of semiconductor material, the second layer is different from the first layer and the third layer; etching on the second layer, the second layer to the first layer and the third layer is recessed channel region; side wall of the recessed channel region is deposited on the high K dielectric layer and a gate electrode material layer, and further etching to form a gate located between the first and third layers. The device provided by the invention is used to solve the technical problem that the length of the grid is not easy to control in the vertical nano line MOSFET manufacturing method in the prior art. The technical effect of improving the grid length control precision and reducing the parasitic capacitance between the gate and the source drain is achieved.

【技术实现步骤摘要】
一种垂直纳米线MOSFET及其制造方法
本专利技术涉及半导体领域，尤其涉及一种垂直纳米线MOSFET的制造方法。
技术介绍
纳米线MOSFET工艺被普遍认为是可以推动CMOS的比例缩小直到极限的工艺。大量的研究集中于在传统的器件结构的基础上，将不同的工艺和材料创新引入垂直纳米线MOSFET中以提高器件的电学性能。当前现有的垂直纳米线MOSFET制造工艺，由于需要在柱状结构表面上制造一体化环状栅，往往存在栅长不易控制的问题。也就是说，现有技术中垂直纳米线MOSFET的制造方法，存在栅长不易控制，栅长控制精度低的技术问题。
技术实现思路
本专利技术通过提供一种垂直纳米线MOSFET的制造方法，解决了现有技术中垂直纳米线MOSFET的制造方法，存在的栅长不易控制，栅长控制精度低的技术问题。一方面，为解决上述技术问题，本专利技术的实施例提供了如下技术方案：一种垂直纳米线MOSFET的制造方法，包括：提供生长有外延层的半导体衬底，所述外延层包括：依次生长在所述半导体衬底上的第一层、第二层、第三层和第四层，其中，所述第一层、第二层和第三层为半导体材料，其中第二层的材料不同于第一层和第三层；对所述第二层进行刻蚀，使得第二层相对于第一层和第三层凹入而成为沟道区；在凹入的沟道区的侧壁上沉积高K介质层和栅电极材料层，并进行进一步刻蚀使其形成位于第一层和第三层之间的栅极。可选的，所述对所述第二层进行刻蚀之前还包括：光刻并刻蚀所述外延层，形成柱状外延层；相对于第四层向内凹入刻蚀所述柱状外延层的所述第一层和第三层，形成作为源漏延伸区的第一层和第三层；在所述第一层和所述第三层凹入的区域填充隔离介质。可选的，所述隔离介质为SiN、Si3N4、SiO2或SiCO。可选的，在形成位于第一层和第三层之间的栅极之后，还包括：形成栅极、源极和漏极的接触。可选的，所述形成栅极、源极和漏极的接触，包括：在所述栅电极材料层上填充金属材料，形成栅接触结构；填充所述氧化介质，所述氧化介质包围所述柱状外延层和所述栅接触结构；在所述氧化介质上刻蚀栅极、源极和漏极对应的通孔；所述栅极对应的通孔连通所述栅接触结构；所述源极对应的通孔连通所述半导体衬底；所述漏极对应的通孔连通所述第四层；在所述通孔中填充金属材料。可选的，所述第四层材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。可选的，所述第二层材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。可选的，所述第一层材料与所述第三层材料相同，且与所述第二层和所述第四层的材料不同。可选的，所述第一层材料和所述第三层材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。另一方面，本专利技术的实施例还提供一种垂直纳米线MOSFET，包括：衬底；依次位于衬底之上的第一源漏延伸区、沟道区、第二源漏延伸区、顶部半导体层；其中，所述沟道区相对于所述顶部半导体层向内凹入，栅极嵌入于所述凹入，包括栅介质层和栅电极层；其中，所述衬底和顶部半导体层分别作为所述MOSFET的源区和漏区。可选的，所述第一源漏延伸区和所述第二源漏延伸区相对于所述顶部半导体层凹入，隔离介质嵌入凹入区域，形成两层隔离介质；其中，所述栅极嵌入所述两层隔离介质之间。可选的，所述隔离介质为SiN、Si3N4、SiO2或SiCO。可选的，所述垂直纳米线MOSFET还包括：漏极、源极和栅极各自的接触。可选的，所述顶部半导体层材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。可选的，所述沟道区材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。并且沟道区材料与顶部半导体层材料可以相同或者不同。可选的，所述第一源漏延伸区材料与所述第二源漏延伸区材料相同，且与所述沟道区材料和所述顶部半导体层的材料不同。可选的，所述第一源漏延伸区材料与所述第二源漏延伸区材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。所述第一源漏延伸区材料与所述第二源漏延伸区材料可以相同或不同。本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：本申请实施例提供的垂直纳米线MOSFET的制造方法及垂直纳米线MOSFET，由于沟道区形成于两个外延层之间，因此沟道的长度容易控制，将高K材料层及栅电极材料层设置在第一层和第三层之间的凹入区域，通过两层介质可以进一步精确控制栅长，提高栅长控制精度。另外，所述上下两层介质还可以作为栅和源漏之间的隔离侧墙，还减少了栅与源漏之间的寄生电容。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本申请实施例中垂直纳米线MOSFET的制造方法的流程图；图2为本申请实施例中制造垂直纳米线MOSFET的工艺流程图一；图3为本申请实施例中制造垂直纳米线MOSFET的工艺流程图二；图4为本申请实施例中制造垂直纳米线MOSFET的工艺流程图三；图5为本申请实施例中制造垂直纳米线MOSFET的工艺流程图四；图6为本申请实施例中制造垂直纳米线MOSFET的工艺流程图五；图7a为本申请实施例中制造垂直纳米线MOSFET的工艺流程图六；图7b为本申请实施例中制造垂直纳米线MOSFET的工艺流程图七；图8为本申请实施例中制造垂直纳米线MOSFET的工艺流程图八；图9为本申请实施例中制造垂直纳米线MOSFET的工艺流程图九；图10为本申请实施例中制造垂直纳米线MOSFET的工艺流程图十；图11为本申请实施例中制造垂直纳米线MOSFET的工艺流程图十一；图12为本申请实施例中制造垂直纳米线MOSFET的工艺流程图十二；图13为本申请实施例中制造垂直纳米线MOSFET的工艺流程图十三；图14为本申请实施例中制造垂直纳米线MOSFET的结构图。具体实施方式本申请实施例通过提供一种垂直纳米线MOSFET的制造方法，解决了现有技术中垂直纳米线MOSFET的制造方法，存在的栅长不易控制，栅长控制精度低的技术问题。实现了提高栅长控制精度和减少栅与源漏之间的寄生电容的技术效果。为解决上述技术问题，本申请实施例提供技术方案的总体思路如下：本申请提供一种垂直纳米线MOSFET的制造方法，包括：提供生长有外延层的半导体衬底，所述外延层包括：依次生长在所述半导体衬底上的第一层、第二层、第三层和第四层，其中，所述第一层、第二层和第三层为半导体材料，并且第二层的材料不同于第一层和第三层；对所述第二层进行刻蚀，使得第二层相对于第一层和第三层凹入而成为沟道区；在凹入的沟道区的侧壁上沉积高K介质层和栅电极材料层，并进行进一步刻蚀使其形成位于第一层和第三层之间的栅极。此外为了实现器件的良好性能，还可对第一层和第三层进行进一步的凹入刻蚀形成源漏延伸区，并且在凹入处填充介质进行隔离从而形成栅极侧墙，衬底作为源区，第四层作为漏区，在完成栅极、源极和漏极的接触之后，则可形成完整的器件。本申请实施例提供的垂直纳米线MOSFET的制造方法及垂直纳米线MOSFET，由于沟道区形成于两个外延层之间，因此沟道的长度可以通过第二层的厚度进行控制，将高K材料层及栅电极本文档来自技高网...

【技术保护点】
一种垂直纳米线MOSFET的制造方法，其特征在于，包括：提供生长有外延层的半导体衬底，所述外延层包括：依次生长在所述半导体衬底上的第一层、第二层、第三层和第四层，其中，所述第一层、第二层和第三层为半导体材料,其中第二层不同于第一层和第三层；对所述第二层进行刻蚀，使得第二层相对于第一层和第三层凹入而成为沟道区；在凹入的沟道区的侧壁上沉积高K介质层和栅电极材料层，并进行进一步刻蚀使其形成位于第一层和第三层之间的栅极。

【技术特征摘要】
1.一种垂直纳米线MOSFET的制造方法，其特征在于，包括：提供生长有外延层的半导体衬底，所述外延层包括：依次生长在所述半导体衬底上的第一层、第二层、第三层和第四层，其中，所述第一层、第二层和第三层为半导体材料,其中第二层不同于第一层和第三层；对所述第二层进行刻蚀，使得第二层相对于第一层和第三层凹入而成为沟道区；在凹入的沟道区的侧壁上沉积高K介质层和栅电极材料层，并进行进一步刻蚀使其形成位于第一层和第三层之间的栅极。2.如权利要求1所述的方法，其特征在于，所述对所述第二层进行刻蚀之前还包括：光刻并刻蚀所述外延层，形成柱状外延层；相对于第四层向内凹入刻蚀所述柱状外延层的所述第一层和第三层，形成作为源漏延伸区的第一层和第三层；在所述第一层和所述第三层凹入的区域填充隔离介质。3.如权利要求2所述的方法，其特征在于，所述隔离介质为SiN、Si3N4、SiO2或SiCO。4.如权利要求1所述的方法，其特征在于，在形成位于第一层和第三层之间的栅极之后，还包括：形成栅极、源极和漏极的接触。5.如权利要求4所述的方法，其特征在于，所述形成栅极、源极和漏极的接触，包括：在所述栅电极材料层上填充金属材料，形成栅接触结构；填充所述氧化介质，所述氧化介质包围所述柱状外延层和所述栅接触结构；在所述氧化介质上刻蚀栅极、源极和漏极对应的通孔；所述栅极对应的通孔连通所述栅接触结构；所述源极对应的通孔连通所述半导体衬底；所述漏极对应的通孔连通所述第四层；在所述通孔中填充金属材料。6.如权利要求1所述的方法，其特征在于，所述第二层材料与所述第四层材料相同。7.如权利要求1所述的方法，其特征在于，所述第二层材料和第四层材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。8.如权利要求1所述的方法，其特征在于，所述第一层材料与所述第三...

【专利技术属性】
技术研发人员：尹晓艮，朱慧珑，万光星，张永奎，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11