本发明专利技术提供了一种堆叠围栅纳米线制造方法，包括：a)在半导体衬底上形成掩模层；b)在掩模层上形成嵌段共聚物；c)使嵌段共聚物定向自组装，形成第一区域和第二区域；d)去除第一区域保留第二区域以形成预定图案；e)根据预定图案对掩膜层进行刻蚀，以形成掩模层图案；f)根据掩模层图案，刻蚀半导体衬底以形成沟槽；g)在沟槽的底部及侧壁采用钝化性气体形成聚合物保护层；以及h)重复执行步骤f)和步骤g)，以形成堆叠围栅纳米线。本发明专利技术利用自组装技术可以获得纳米尺度的器件结构，特别是采用的制备方法与当前普遍使用的半导体制造技术相兼容，并且纳米线制备技术更为简单，且纳米线尺寸较易控制，不同层间对准性好。
【技术实现步骤摘要】
本专利技术涉及集成电路领域中的新型器件制造方法，更具体地说，涉及一种。
技术介绍
自进入22nm技术节点以来，新型器件结构的研究一直是纳米器件领域的热点。当前研发的主流趋势是多栅M0SFET，即通过增加栅的数量来提高栅控能力，使器件电流驱动能力更强，对短沟道效应抑制能力更好，是面向未来尺寸微缩最有效的解决途径。目前对多栅MOSFET的研究大多集中于FinFET和纳米线围栅结构，它们被普遍认为是适应特征尺寸不断减小趋势下未来CMOS器件最具潜力的解决方案。纳米线围栅器件拥有全包围的栅，这种结构被认为是多栅器件的终极形态，它卓越的栅控能力能够有效地抑制极小纳米尺寸下的短沟道效应，是面向1nm以下节点硅基器件最具潜力的解决方案。但是这种结构在工艺集成上还面临着很多挑战，例如，堆叠式纳米线的形成问题，全包围假栅电极的刻蚀问题，HK/MG带来的纳米线沟道间的薄膜生长问题，纳米线的源漏接触电阻较大等问题。1nm及以下节点围栅纳米线器件的制备依赖于光刻图形的形成，对器件尺寸的孜孜以求不断推动着光刻技术的持续向前发展，某种意义上可以说光刻技术是支撑先进的集成电路器件更新换代的核心制造技术之一，每一代新的集成电路的出现，总是以光刻工艺实现更小特征尺寸为主要技术标志的。目前，工业界采用的193nm光刻，并结合浸没式光刻技术、双(多)重图形曝光技术，已经将193nm光学光刻技术延伸到了32]11]1、20111]1甚至到16/14nm节点。然而，极高的工艺开发成本、工艺复杂性及光刻本身的物理限制，制约着现有的光刻技术的进一步发展，尤其在面临更小尺寸的图形制作时存在有很大的局限性，业内急需一种能够兼顾精度与成本的解决方案。嵌段共聚物(Block Copolymer)自组装是一种全新的“自下而上”(Bottom-up)的加工技术，由于它是从分子水平出发进行纳米结构的构建，因此可以形成从几个纳米到数百纳米、分辨率几乎连续可调的各种各样井然有序的纳米结构。相反，传统的光刻技术无论是光学曝光、电子束曝光、纳米压印及EUVL等这些图形定义技术还是等离子体刻蚀技术，都主要是基于物理方法在大块的衬底上制作微米乃至纳米尺度的结构或器件，属于“自上而下”(Top-down)的加工方式。由于嵌段共聚物中共价键连接嵌段在化学上的不相容性而易发生自组装，利用嵌段共聚物分子的微观相分离作用，可以方便地获得长程有序的周期性结构，这些周期性结构包括球状相(Sphere phase)、柱状相(cylinder phase)、层状相(lamella phase)和双螺旋相(double-gyr1d phase)等。利用以上嵌段共聚物的特性，使其在薄膜、孔、槽中进行定向自组装(DirectedSelf-assembly, DSA)，可以形成不同的纳米结构图案。定向自组装是一种潜力巨大的自下而上(Bottom up)的纳米图形加工技术。使用嵌段共聚物材料通过DSA技术能够在高度有序的二维薄膜上形成规则的纳米结构，而以传统的光学曝光技术很难在这个尺度上进行图案化加工。因此，利用DSA技术替代传统光学曝光技术进行微纳电子器件加工，具有成本低廉、图形分辨率高、边缘粗糙度低等优点，在大面积规则图案制作、通孔制作方面有其独特的优势，在近几年已经引起广泛关注。当前，通过构建自组装模板制备纳米结构及纳米器件已经成为当前的研究热点。关键在于先利用嵌段共聚物自组装制备模板(模板制备)，进而形成光刻图形，再用干法刻蚀技术将其转移到衬底上(模板转移)，从而可以用来制备不同尺寸可控的纳米结构阵列和纳米器件。通过改变嵌段共聚物的链长、组成、退火条件等，使其在薄膜、孔、槽中进行定向自组装，可以形成不同的图案，如球状、柱状、层状相等。
技术实现思路
为了结合自组装技术，本专利技术提供一种堆叠围栅纳米线制造方法，包括以下步骤:a)提供半导体衬底，在所述半导体衬底上形成掩模层;b)在所述掩模层上形成嵌段共聚物；c)使所述嵌段共聚物进行定向自组装，形成分别由所述嵌段共聚物的第一组分和第二组分构成的第一区域和第二区域;d)选择性去除所述第一区域并保留所述第二区域以形成预定图案;e)根据所述预定图案对所述掩膜层进行刻蚀，以形成掩模层图案;f)根据所述掩模层图案，刻蚀所述半导体衬底以形成沟槽;g)在所述沟槽的底部及侧壁采用钝化性气体形成聚合物保护层；以及h)重复执行步骤f)和步骤g)，以形成堆叠围栅纳米线。本专利技术的堆叠围栅纳米线制造方法，其中，在步骤f)中，刻蚀性气体为SF6、SF6/02或 SF6/02/Aro本专利技术的堆叠围栅纳米线制造方法，其中，在所述步骤g)中，利用钝化性气体C4F6或C4F8在所述沟槽的底部及侧壁进行钝化处理，形成所述聚合物保护层。本专利技术的堆叠围栅纳米线制造方法，其中，在步骤f)中，可以进一步包括:对刻蚀后的半导体衬底执行原位钝化处理。本专利技术的堆叠围栅纳米线制造方法，其中，利用O2对所述刻蚀后的半导体衬底执行原位钝化处理。本专利技术的堆叠围栅纳米线制造方法，进一步包括:i)对所述堆叠围栅纳米线执行圆化处理。本专利技术的堆叠围栅纳米线制造方法，其中，所述圆化处理是高温热氧化和/或高温氢气退火。本专利技术的堆叠围栅纳米线制造方法，其中，每次重复执行步骤f)和步骤h)时，根据技术特点或工艺要求，采用相同或不同的工艺参数。本专利技术的堆叠围栅纳米线制造方法，其中，先执行步骤f)再执行步骤g)，或者先执行步骤g)再执行步骤f)。本专利技术的堆叠围栅纳米线制造方法，其中，所述半导体衬底是体娃、S01、Ge、Ge01、应变硅、GeSi等硅基或锗基四族材料中的一种，或者是三五族非硅基材料。本专利技术的堆叠围栅纳米线制造方法，其中，所述掩模层是氧化硅、氮化硅、旋涂的非晶碳(S0C)，CVD沉积的非晶碳、硅基抗反射材料Si ARC中的一种，或者是氧化硅/氮化硅、Si ARC/S0C/氧化硅或氮化硅的复合结构。不同于传统的制备堆叠式围栅纳米线器件方法，本专利技术利用自组装技术以获得尺寸更小的器件结构，特别是采用的制备方法与当前普遍使用的半导体制造技术相兼容。本专利技术仅仅采用半导体衬底材料而不引入任何的牺牲层材料，通过多步循环干法刻蚀技术一次性得到堆叠围栅纳米线结构。在本专利技术中，通过刻蚀与钝化的循环处理，可以得到期望中的堆叠围栅纳米线结构。利用本专利技术形成纳米线更为简单，且纳米线尺寸较易控制，不同层间对准性更好。此外，结合其他原位修饰方法如热氧化或氢气退火等可以对刻蚀得到的纳米线进行圆化处理，从而得到期望的纳米线尺寸与形貌。【附图说明】通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:图1是根据本专利技术的实施方式制造的堆叠式围栅纳米线器件结构示意图。图2是根据本专利技术的实施方式形成自组装模板后的半导体结构示意图；图3是根据本专利技术的一实施方式定义光刻图形后的半导体结构示意图；图4是根据本专利技术的实施方式对硬掩模进行图案化后的半导体结构示意图；图5(a)?图5(c)是根据本专利技术的实施方式的重复进行刻蚀、沉积以及所形成的半导体结构示意图；图6是根据本专利技术的实施方式的执行圆化处理后的半导体结构示意图；图7是根据本专利技术的实施方式的最终形成的堆叠式纳米线示意图；图8是根据本专利技术的实施方式制定本文档来自技高网...
【技术保护点】
一种堆叠围栅纳米线制造方法，包括以下步骤：a)提供半导体衬底，在所述半导体衬底上形成掩模层；b)在所述掩模层上形成嵌段共聚物；c)使所述嵌段共聚物进行定向自组装，形成分别由所述嵌段共聚物的第一组分和第二组分构成的第一区域和第二区域；d)选择性去除所述第一区域并保留所述第二区域以形成预定图案；e)根据所述预定图案对所述掩膜层进行刻蚀，以形成掩模层图案；f)根据所述掩模层图案，刻蚀所述半导体衬底以形成沟槽；g)在所述沟槽的底部及侧壁采用钝化性气体形成聚合物保护层；以及h)重复执行步骤f)和步骤g)，以形成堆叠围栅纳米线。
【技术特征摘要】
【专利技术属性】
技术研发人员：孟令款，闫江，徐秋霞，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11
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