半导体器件、集成电路和制造集成电路的方法技术

本发明专利技术涉及半导体器件、集成电路和制造集成电路的方法。一种半导体器件在包括第一主表面的半导体衬底中形成并且包括置放于在第一主表面中形成的第一沟槽的下部中的控制栅、在控制栅上方置放在第一沟槽中并且从控制栅绝缘的浮栅、第一导电类型的源极区域、第二导电类型的本体区域和第一导电类型的漏极区域。

Semiconductor device, integrated circuit, and method of manufacturing integrated circuit

The invention relates to a semiconductor device, an integrated circuit, and a method of manufacturing an integrated circuit. The drain region of a semiconductor device in a semiconductor substrate includes a first main surface is formed in the lower control gate, and includes placed in the first trench is formed on the first main surface in a floating gate, a control gate is arranged on the first trench and insulated from the control gate of a first conductive type source region, the second conductive type and body region of the first conductivity type.

【技术实现步骤摘要】
半导体器件、集成电路和制造集成电路的方法
技术介绍
在功率MOSFET和包括功率晶体管的集成电路的领域中，越来越多地要求具有比较低的存储容量的非易失存储器。例如，提供一种存储器从而存储芯片ID或者在组装之后调节电路的某些部分从而增加产品的准确度、从而能够设定产品的性质并且从而根据用户的需要执行调节和调整，这将是理想的。相应地，正在作出进一步的尝试以改进这种存储器。
技术实现思路
根据一个实施例，一种半导体器件在包括第一主表面的半导体衬底中形成。该半导体器件包括置放于在第一主表面中形成的第一沟槽的下部中的控制栅、在控制栅上方置放在第一沟槽中并且从控制栅绝缘的浮栅、第一导电类型的源极区域、第二导电类型的本体区域和第一导电类型的漏极区域。本体区域的一个部分邻近于浮栅。根据进一步的实施例，一种集成电路在包括第一主表面的半导体衬底中形成。该集成电路包括功率晶体管和存储器件。该存储器件包括置放于在第一主表面中形成的第一沟槽的下部中的控制栅、在控制栅上方置放在第一沟槽中并且从控制栅绝缘的浮栅、第一导电类型的源极区域、第二导电类型的本体区域和第一导电类型的漏极区域。根据一个实施例，一种制造集成电路的方法包括在包括：第一主表面的半导体衬底中形成功率晶体管，和在半导体衬底中形成存储器件。形成存储器件包括在半导体衬底的第一主表面中形成第一沟槽、在第一沟槽的下部中形成控制栅、在控制栅上方在第一沟槽中形成浮栅从而从控制栅绝缘、在半导体衬底中形成第一导电类型的源极区域、第二导电类型的本体区域和第一导电类型的漏极区域。附图说明附图被包括用于提供对于实施例的进一步的理解并且在本说明书中结合并且构成它的一个部分。附图示意本申请的实施例并且与说明书一起地用于解释原理。将易于理解本专利技术的其它实施例和预期优点中的很多优点，因为通过参考以下详细说明，它们得到更好的理解。附图的元件并不是必要地相对于彼此成比例。类似的附图标记标注相应的类似的部分。图1示出根据一个实施例的半导体器件的构件的概略平面视图；图2A示出根据一个实施例的半导体器件的构件的进一步的平面视图；图2B示出图2A所示半导体器件的截面视图；图2C示出图2A所示半导体器件的构件的进一步的截面视图；图3A示出根据一个实施例的半导体器件的截面视图；图3B示出图3A所示半导体器件的进一步的截面视图；图3C示出根据更进一步的实施例的半导体器件的截面视图；图4A示出存储单元阵列的等效电路图；图4B示出根据一个实施例的存储单元阵列的一个部分的平面视图；图4C示出图4B所示存储单元阵列的一个部分的截面视图；图4D示出图4B所示存储单元阵列的一个部分的另一个截面视图；图5A示出根据一个实施例的集成电路的平面视图；图5B示出图5A所示集成电路的截面；并且图6分别地示意用于制造图1到5所示半导体器件的步骤。具体实施方式在以下详细说明中，对于附图进行参考，附图形成它的一个部分并且在附图中通过示意示出可以在其中实践本专利技术的具体实施例。在这方面，方向术语诸如“顶”、“底”、“前”、“后”、“首”、“尾”等是参考所描述的图的定向使用的。因为本申请的实施例的构件能够被以多种不同的定向定位，所以方向术语是为了示意的意图使用的而绝非加以限制。应该理解，在不偏离由权利要求限定的范围的情况下，可以利用其它的实施例并且可以作出结构或者逻辑改变。实施例的说明不是限制性的。特别地，在下文中描述的实施例的元件可以被与不同的实施例的元件组合。在以下说明中使用的术语“晶圆”、“衬底”或者“半导体衬底”可以包括具有半导体表面的任何半导体基结构。晶圆和结构应该理解为包括硅、绝缘体上硅（SOI）、蓝宝石上硅（SOS）、掺杂和非掺杂半导体、受到基部半导体基础支撑的硅的外延层和其它半导体结构。半导体不需要是硅基的。半导体同样能够是硅-锗、锗或者砷化镓。根据本申请的实施例，通常，碳化硅（SiC）或者氮化镓（GaN）是半导体衬底材料的进一步的实例。如在本说明书中使用的术语“竖直”旨在描述垂直于半导体衬底或者半导体本体的第一表面布置的定向。如在本说明书中使用的术语“横向”和“水平”旨在描述平行于半导体衬底或者半导体本体的第一表面的定向。这能够是例如晶圆或者管芯的表面。如在这里所使用地，术语“具有”、“包含”、“包括”、“构成”等是开放式术语，其指示所陈述的元件或者特征的存在但是并不排除另外的元件或者特征。除了单数之外，冠词（“一”、“一个”和“该”）旨在包括复数，除非上下文清楚地另有指示。如在本说明书中采用地，术语“耦接”和/或“电耦接”并非旨在意味着元件必须被直接地耦接到一起，可以在被“耦接”或者“电耦接”的元件之间提供居间的元件。术语“电连接”旨在描述在被电连接到一起的元件之间的低欧姆电连接。附图和说明书通过接着掺杂类型“n”或者“p”地指示“-”或者“+”而示意相对掺杂浓度。例如，“n-”意味着低于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域更高的掺杂浓度。具有相同的相对掺杂浓度的掺杂区域并不是必要地具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或者不同的绝对掺杂浓度。在附图和说明书中，为了更好地理解起见，经常掺杂部分被指定为是“p”或者“n”掺杂的。如应该清楚地理解地，这个指定绝非旨在是限制性的。掺杂类型能够是任意的，只要所描述的功能性得以实现。此外，在所有的实施例中，掺杂类型都能够被颠倒过来。图1示出半导体器件200的一个部分的平面视图。图1所示半导体器件在包括第一主表面的半导体衬底100中形成。该半导体器件包括置放于在第一主表面中形成的第一沟槽130的下部中的控制栅（在该图中未示出）和在控制栅上方置放在第一沟槽中并且从控制栅绝缘的浮栅220。该半导体器件进一步包括第一导电类型的源极区域230和漏极区域240和第二导电类型的本体区域250。例如，第一导电类型可以是n掺杂的并且第二导电类型可以是p掺杂的或者反过来。该半导体器件可以进一步包括电耦接到源极区域230的第一触点（在该图中未示出）和电耦接到漏极区域的第二触点（在该图中未示出），该第一和第二触点被置放在第一主表面110处。半导体器件200实现一种存储器件。根据图1所示实施例，源极区域230和漏极区域240被置放在第一主表面110处。例如，源极区域230和漏极区域240可以邻近于第一主表面110置放。此外，可选地，本体区域250可以被置放在第一主表面110处。浮栅220被置放在邻近于本体区域250并且邻近于源极区域230和漏极区域240的沟槽中。薄隧穿氧化物层215被置放在本体区域250的一个部分处。薄隧穿氧化物层215被置放在本体区域250的一个部分和浮栅220的一个部分之间。此外，更厚的介电层225在半导体器件的其它部分处被置放在源极和漏极区域与浮栅220之间。当在源极区域230和控制栅之间施加适当的电压时，电荷载流子例如电子例如通过隧穿或者通过热电子注入而移动到浮栅220。已经移动到浮栅的电荷载流子被存储在浮栅中并且影响晶体管的阈值电压。相应地，当电压被施加到控制栅时，在源极区域230和漏极区域240之间的电流电压特性可以得到评估并且可以作为存储的信息读出浮栅的充电状态。本体区域250被可以邻近于衬底的第一主表面110置放的本本文档来自技高网...

【技术保护点】
一种在包括第一主表面的半导体衬底中形成的半导体器件，所述半导体器件包括：置放于在所述第一主表面中形成的第一沟槽的下部中的控制栅；在所述控制栅上方置放在所述第一沟槽中并且与所述控制栅绝缘的浮栅；第一导电类型的源极区域、第二导电类型的本体区域和第一导电类型的漏极区域，其中所述本体区域的一个部分邻近于所述浮栅。

【技术特征摘要】
2013.01.31 US 13/7549971.一种在包括第一主表面的半导体衬底中形成的半导体器件，所述半导体器件包括：置放于在所述第一主表面中形成的第一沟槽的下部中的控制栅；在所述控制栅上方置放在所述第一沟槽中并且与所述控制栅绝缘的浮栅；第一导电类型的源极区域、第二导电类型的本体区域和第一导电类型的漏极区域，其中所述本体区域的一个部分邻近于所述浮栅。2.根据权利要求1所述的半导体器件，进一步包括：电耦接到所述源极区域的第一触点；和电耦接到所述漏极区域的第二触点，所述第一触点和所述第二触点被置放在所述第一主表面处。3.根据权利要求2所述的半导体器件，其中所述源极区域和所述漏极区域被置放在所述第一主表面处。4.根据权利要求3所述的半导体器件，其中所述源极区域和所述漏极区域被邻近于所述第一主表面置放。5.根据权利要求1所述的半导体器件，其中所述源极区域和所述漏极区域被邻近于所述第一沟槽置放。6.根据权利要求1所述的半导体器件，其中所述浮栅通过介电材料与相邻的半导体衬底材料绝缘。7.根据权利要求6所述的半导体器件，其中所述介电材料具有在第一区域中的第一厚度和在第二区域中的第二厚度，所述第一区域被布置在所述本体区域和所述浮栅之间并且所述第二区域被布置在所述浮栅和不同于所述本体区域的半导体衬底材料之间。8.根据权利要求1所述的半导体器件，其中所述第一沟槽包括沿着平行于所述第一主表面的第一方向延伸的第一部分、在所述第一部分之间限定的台面，其中所述源极区域、所述本体区域和所述漏极区域被置放在所述台面中。9.根据权利要求1所述的半导体器件，其中所述源极区域和所述漏极区域之一与所述源极区域和所述漏极区域之另一个相比被置放在距所述半导体衬底的所述第一主表面更大的竖直距离处。10.根据权利要求1所述的半导体器件，其中所述源极区域和所述漏极区域被置放在距所...

【专利技术属性】
技术研发人员：A迈泽尔，W施维特利克，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国,DE