用于在集成电路内制造JFET晶体管的方法及对应的集成电路技术

本公开涉及用于在集成电路内制造JFET晶体管的方法及对应的集成电路。根据本发明专利技术的用于制造BiCMOS类型的集成电路(CI)的方法包括制造至少一个垂直结场效应晶体管(T1)，其包括形成具有通过光刻控制的有源表面(D)的临界尺寸的沟道区域(ZC)。

【技术实现步骤摘要】
用于在集成电路内制造JFET晶体管的方法及对应的集成电路
本专利技术各个实施例及其实施方式涉及集成电路，具体地，涉及在半导体衬底内制造结型场效应晶体管(JFET)，适用于双极技术和CMOS技术(BiCMOS)。
技术介绍
JFET晶体管通常在输出处提供较低的电噪声，并且通常具有良好的高压性能。例如，JFET晶体管用于具有高输出阻抗的精密运算放大器的输入级。双极晶体管显示出高增益、高输出阻抗并在高频下提供良好的性能，这使得它们有利地用于例如高频模拟放大器。另一方面，使用CMOS技术制造的MOS晶体管通常显示出高输入阻抗并且尤其在数字电子的逻辑电路中使用时。BiCMOS技术提供了两种类型的技术(双极和CMOS)的优势，并且有利地用于具有混合信号(模拟和数字)的应用。然而，用于制造BiCMOS类型的电子电路的方法必须满足双极和CMOS技术的生产约束，尤其是因为两种技术之间不同的独特步骤。当前，在BiCMOS集成电路中集成JFET晶体管涉及在已经经受显著约束的制造方法中引入附加步骤，这导致成本的缺陷。此外，当前的JFET晶体管是平面的，其具有横向结。JFET晶体管的夹断(pinch)电压直接取决于结的几何结构，并且尤其通过沟道的有源表面的临界尺寸来确定。平面JFET晶体管的沟道区域通常通过掺杂半导体材料的交错层(形成JFET晶体管的源极、栅极和漏极区域的布置)来形成。因此，平面JFET晶体管的沟道的大小(尤其是其有源表面的临界尺寸)通过掺杂物的扩散来确定，从而难以控制和调整。此外，在用于制造平面JFET晶体管的相同工艺内，形成夹断电压相互不同的JFET晶体管要求附加的掩蔽和注入步骤。
技术实现思路
根据一个实施例，提供了一种JFET晶体管，其沟道区域的沟道临界尺寸根据一个实施例及其实施方式而被更好地控制。根据一个实施例，还提供了一种用于在BiCMOS类型的集成电路内制造JFET晶体管的方法，其不包括针对用于制造BiCMOS的制造电路的传统方法附加的任何步骤。根据一个方面，提供了用于制造集成电路的方法，包括制造至少一个垂直结场效应晶体管，包括具有通过光刻控制的有源表面的临界尺寸的沟道区域的形成。该方法可包括用于制造垂直结场效应晶体管的多个同步工艺，其中，在公共的光刻步骤期间控制根据晶体管而不同的沟道区域的有源表面的各个临界尺寸。由于传统和已知的光刻工艺被良好控制、精确且可复制的，所以沟道的有源表面的临界尺寸根据方法的实施方式的不同而显出非常低的变化性。因此，通过该方法制造的晶体管的夹断电压也显示出非常低的变化性。此外，光刻工艺是用于制造电子电路的方法中的公共步骤，并且容易修改。因此，根据本方面，可以在相同方法的实施期间制造夹断电压不同的多个JFET晶体管而不需要附加的工艺步骤或时间。此外，JFET晶体管的垂直特性使得容易被插入到CMOS类型的制造工艺中。根据该方法的一个实施例，所述沟道区域的形成包括：在第一导电类型的半导体阱中形成第二导电类型的两个栅极区域，所述沟道区域的有源表面的所述临界尺寸通过所述两个栅极区域之间的间隔来限定。垂直结场效应晶体管的制造还可以包括：形成与所述两个栅极区域接触的第二导电类型的栅极接触区域。垂直结场效应晶体管的制造还可以包括漏极区域的形成，包括：在所述阱下方形成比所述阱更重掺杂的第一导电类型的隐埋层以及形成第一导电类型且从半导体阱的表面向下延伸到所述隐埋层的接触阱。垂直结场效应晶体管的制造还可以包括：形成与所述沟道区域接触的第一导电类型的源极区域。还提供了根据本方面的方法的一种实施方式，其不包括针对用于制造BiCMOS类型的集成电路的传统方法添加任何步骤。根据该实施例，该方法进一步包括：在适当导电类型的对应阱内，形成同时利用所述至少一个垂直结场效应晶体管的制造来形成的第一导电类型的至少一个双极晶体管、第二导电类型的至少一个双极晶体管、第一导电类型的至少一个绝缘栅型场效应晶体管和第二导电类型的至少一个绝缘栅型场效应晶体管。用于制造垂直JFET晶体管的方法的每个步骤都可以有利地与用于制造N型(NPN)或P型(PNP)的双极晶体管的传统步骤和/或用于制造N型(NMPS)或P型(PMOS)的绝缘栅型场效应晶体管的传统步骤同时进行。该方法可包括：与所述栅极区域的形成同时地，在第一导电类型的双极晶体管的阱内形成第二导电类型的场注入区域。确实，例如在高压运算放大器的输入级上存在的BiMCOS类型的集成电路必须偶尔抵抗40伏特级别的电压。通过填充有重掺杂材料的沟槽形成的场注入使得场线进一步远离有源结而扩展，因此提高了集成电路的部件的电压能力。该方法可包括：与JFET晶体管的栅极接触区域的形成同时地，形成第二导电类型的双极晶体管的发射极区域和/或第二导电类型的绝缘栅型场效应晶体管的源极/漏极区域。该方法可包括：与垂直结场效应晶体管的漏极区域的形成同时地，形成第一导电类型的双极晶体管的集电极区域，包括形成第一导电类型的比所述双极晶体管的半导体阱更重掺杂的隐埋层以及形成从双极晶体管的阱的表面向下延伸到所述隐埋层的第一导电类型的接触阱。该方法可包括：与垂直结场效应晶体管的源极区域的形成同时地，形成第一导电类型的双极晶体管的发射极区域和/或第一导电类型的绝缘栅型场效应晶体管的源极/漏极区域。形成第一或第二导电类型的发射极区域、第一或第二导电类型的源极和漏极区域以及包括接触阱和隐埋层的第一导电类型的集电极区域是用于制造BiCMOS类型的集成电路的方法的传统步骤。在该方面中，JFET晶体管的制造引入相对于传统方法增加的任何步骤。根据另一方面，提供了一种集成电路，包括至少一个垂直结场效应晶体管，包括第一导电类型的半导体阱、漏极区域、接触阱、栅极区域和源极区域，其中，漏极区域包括第一导电类型的比所述阱更重掺杂的隐埋层，接触阱为第一导电类型且从阱的表面向下延伸到所述隐埋层，栅极区域包括约束沟道区域的填充有第二导电类型的半导体材料的两个沟槽，并且源极区域为所述第一导电类型且位于所述沟道区域的顶部上。该集成电路还可以包括：第一导电类型的至少一个双极晶体管、第二导电类型的至少一个双极晶体管、第一导电类型的至少一个绝缘栅型场效应晶体管和第二导电类型的至少一个绝缘栅型场效应晶体管。结场效应晶体管的隐埋层和漏极接触阱可位于与双极晶体管的集电极区域的隐埋层和接触阱相同的层级处。垂直结场效应晶体管的栅极区域可位于与第一导电类型的双极晶体管的场注入区域相同的层级处。垂直结场效应晶体管的源极区域可位于与第一导电类型的双极晶体管的发射极区域相同的层级处和/或与第一导电类型的绝缘栅型场效应晶体管的漏极/源极区域相同的层级处。垂直结场效应晶体管可包括栅极接触区域，所述栅极接触区域为第二导电类型、与所述栅极区域接触并且可位于与第二导电类型的双极晶体管的发射极区域相同的层级处。根据一个实施例，集成电路包括多个垂直结场效应晶体管，各个垂直结场效应晶体管具有相互不同的有源表面的临界尺寸。集成电路可包括形成单元结构的多个结型场效应晶体管。使用单元结构架构避免了扩展JFET晶体管的约束以及扩展JFET晶体管中出现的不可预测的边缘效应。附图说明本专利技术的其他优势和特征将根据非限制性实施例及其实施方式的详细描述以及附图而变得明确，本文档来自技高网...

【技术保护点】
一种用于制造集成电路(CI)的方法，包括制造至少一个垂直结场效应晶体管(T1)，所述制造包括形成具有通过光刻控制的有源表面(D)的临界尺寸的沟道区域(ZC)。

【技术特征摘要】
2015.12.21 FR 15629561.一种用于制造集成电路(CI)的方法，包括制造至少一个垂直结场效应晶体管(T1)，所述制造包括形成具有通过光刻控制的有源表面(D)的临界尺寸的沟道区域(ZC)。2.根据权利要求1所述的方法，其中所述沟道区域(ZC)的形成包括：在第一导电类型的半导体阱(21)中形成第二导电类型的两个栅极区域(46)，所述沟道区域的有源表面(D)的所述临界尺寸通过所述两个栅极区域(46)之间的间隔来限定。3.根据权利要求2所述的方法，其中所述垂直结场效应晶体管(T1)的制造还包括：形成与所述两个栅极区域(71)接触的所述第二导电类型的栅极接触区域(71)。4.根据权利要求2或3所述的方法，其中所述垂直结场效应晶体管(T)的制造还包括漏极区域的形成，所述形成包括：在所述阱(21)下方形成比所述阱(21)更重掺杂的所述第一导电类型的隐埋层(11)，以及形成所述第一导电类型且从所述阱(21)的表面向下延伸到所述隐埋层(11)的接触阱(31)。5.根据前述权利要求中任一项所述的方法，其中所述垂直结场效应晶体管(T1)的形成还包括：形成与所述沟道区域(ZC)接触的所述第一导电类型的源极区域(81)。6.根据前述权利要求中任一项所述的方法，还包括：在适当导电类型的对应阱内，形成同时利用所述至少一个垂直结场效应晶体管(T1)的制造来制造的第一导电类型的至少一个双极晶体管(T2)、第二导电类型的至少一个双极晶体管(T4)、第一导电类型的至少一个绝缘栅型场效应晶体管(T5)和第二导电类型的至少一个绝缘栅型场效应晶体管(T3)。7.根据权利要求2和6所述的方法，包括：与所述垂直结场效应晶体管(T1)的所述栅极区域(46)的形成同时地，在所述第一导电类型的双极晶体管(T2)的阱(22)内形成所述第二导电类型的场注入区域(42)。8.根据结合权利要求6和7中任一项的权利要求3所述的方法，包括：与所述垂直结场效应晶体管(T1)的所述栅极接触区域(71)的形成同时地，形成所述第二导电类型的双极晶体管(T4)的发射极区域(74)和/或所述第二导电类型的绝缘栅型场效应晶体管(T3)的源极/漏极区域(73)。9.根据结合权利要求6至8中的一项的权利要求4所述的方法，包括：与所述垂直结场效应晶体管(T1)的漏极区域的形成同时地，形成所述第一导电类型的双极晶体管(T2)的集电极区域，包括形成所述第一导电类型的比所述双极晶体管的半导体阱(22)更重掺杂的隐埋层(12)以及形成从所述双极晶体管(T2)的所述阱(22)的表面向下延伸到所述隐埋层(12)的所述第一导电类型的接触阱(32)。10.根据结合权利要求6至9中的一项的权利要求5所述的方法，包括：与所述垂直结场效应晶体管(T1)的源极区...

【专利技术属性】
技术研发人员：J·希门尼斯，
申请(专利权)人：意法半导体克洛尔二公司，
类型：发明
国别省市：法国,FR