晶体管、集成电路及其制造方法技术

本发明专利技术提供了晶体管、集成电路和制造集成电路的方法。在各个实施例中，晶体管包括源电极、至少一个半导体沟道、栅电极、漏电极和漏极焊盘。源电极设置在衬底中。半导体沟道基本垂直于源电极延伸。栅电极环绕半导体沟道。漏电极设置在半导体沟道的顶部上。漏极焊盘设置在漏电极上，其中，漏极焊盘包括多个导电层。

【技术实现步骤摘要】

本专利技术总体涉及集成电路，更具体地，涉及具有垂直结构的晶体管、具有垂直结构的晶体管的集成电路以及它们的制造方法。
技术介绍
随着集成电路的集成度的增大，做了许多努力来在有限的衬底区域内集成更多的器件(诸如，晶体管)。为了减小被一个晶体管所占用的衬底面积，已经提出了在衬底上设置具有垂直半导体沟道的各种垂直晶体管结构。纳米线场效应晶体管(FET)是这些垂直晶体管结构中的一种。在纳米线FET中，信号电流流过设置在纳米FET的源电极和漏电极之间的多条垂直纳米线，并且多条垂直纳米线是源电极和漏电极之间的垂直半导体沟道。通过垂直栅电极(环绕多条垂直纳米线中的每一条)上的电压控制垂直半导体沟道。因此，纳米线FET也被称为垂直围栅(VGAA)场效应晶体管。在提出的各种垂直晶体管结构中，纳米线FET引起了更多的注意，并且被认为是增加下代集成电路的集成度的极具潜力的候选晶体管。因此，提出了具有纳米线FET的各种集成电路。然而，具有纳米线FET的集成电路的结构设计的技术进步需要克服各种困难，因为在提供性能更好的集成电路的要求方面变得更加具有挑战性。因此，继续寻求集成电路及其制造方法的改进。
技术实现思路
根据本专利技术的一个方面，提供了一种晶体管，包括：源电极，设置在衬底中；至少一个半导体沟道，基本垂直于所述源电极而延伸；栅电极，环绕所述半导体沟道；漏电极，设置在所述半导体沟道的顶部上；以及漏
极焊盘，设置在所述漏电极上，其中，所述漏极焊盘包括多个导电层。优选地，所述漏极焊盘包括：硅化物层，与所述漏电极直接接触；覆盖层，设置在所述硅化物层上；以及接触金属层，设置在所述覆盖层上。优选地，所述硅化物层包括硅化钛、硅化镍、硅化钴或它们的组合。优选地，所述覆盖层包括氮化钛(TiN)、氮化钽(TaN)或它们的组合。优选地，所述接触金属层包括钨、铝、钴或它们的组合。优选地，所述漏极焊盘还包括设置在所述硅化物层和所述覆盖层之间的金属层。优选地，所述金属层包括钛(Ti)、镍(Ni)、钴(Co)或它们的组合。优选地，该晶体管还包括：钝化层，封装所述漏极焊盘。根据本专利技术的另一方面，提供了一种集成电路，包括：至少一个n型晶体管，设置在衬底上；至少一个p型晶体管，设置在所述衬底上并且与所述n型晶体管相邻；层间介电层，覆盖所述n型晶体管、所述p型晶体管和所述衬底；以及多个金属接触件，设置在所述层间介电层中，所述金属接触件分别与所述n型晶体管和所述p型晶体管的所述源电极、所述栅电极和所述漏极焊盘直接接触，其中，所述n型晶体管和所述p型晶体管分别包括：源电极，设置在所述衬底中；至少一个半导体沟道，基本垂直于所述源电极而延伸；栅电极，环绕所述半导体沟道；漏电极，设置在所述半导体沟道的顶部上；和漏极焊盘，设置在所述漏电极上，所述漏极焊盘包括多个导电层。优选地，所述漏极焊盘包括：硅化物层，与所述漏电极直接接触；覆盖层，设置在所述硅化物层上；以及接触金属层，设置在所述覆盖层上。优选地，所述硅化物层包括硅化钛、硅化镍、硅化钴或它们的组合。优选地，所述覆盖层包括氮化钛(TiN)、氮化钽(TaN)或它们的组合。优选地，所述接触金属层包括钨、铝、钴或它们的组合。优选地，所述n型晶体管和所述p型晶体管中每一个均还包括：钝化
层，封装所述漏极焊盘。优选地，该集成电路还包括：金属层，设置在所述硅化物层和所述覆盖层之间。优选地，所述金属层包括钛(Ti)、镍(Ni)、钴(Co)或它们的组合。根据本专利技术的又一方面，提供了一种方法，包括：接收具有至少一个n型晶体管和至少一个p型晶体管的衬底，其中，所述n型晶体管和所述p型晶体管中的每一个均包括设置在所述衬底中的源电极、基本垂直于所述源电极而延伸的至少一个半导体沟道、环绕所述半导体沟道的栅电极，以及设置在所述半导体沟道的顶部上的漏电极；形成覆盖所述n型晶体管和所述p型晶体管的所述漏电极的覆盖层和硅化物层，其中，所述覆盖层形成在所述硅化物层上；形成覆盖所述覆盖层的金属层；形成覆盖所述金属层的第一钝化层；形成穿过所述硅化物层、所述覆盖层、所述金属层和所述第一钝化层的开口以产生分别设置在所述n型晶体管和所述p型晶体管的所述漏电极上的漏极焊盘；形成覆盖所述漏极焊盘的侧壁的第二钝化层；形成第一氧化物层以填充所述漏极焊盘的侧壁之间的间隙并覆盖所述第一钝化层；抛光所述第一氧化物层，其中，所述抛光停止于所述第一钝化层处；形成覆盖所述n型晶体管、所述p型晶体管和所述衬底的层间介电层；以及形成设置在所述层间介电层中的多个金属接触件，并且所述金属接触件分别与所述n型晶体管和所述p型晶体管的所述源电极、所述栅电极和所述漏极焊盘直接接触。优选地，形成覆盖所述n型晶体管和所述p型晶体管的所述漏电极的所述覆盖层和所述硅化物层包括：沉积覆盖所述n型晶体管和所述p型晶体管的所述漏电极的非晶硅层；沉积覆盖所述非晶硅层的第一金属层；对所述非晶硅层和所述第一金属层进行退火以将所述非晶硅层转化为所述硅化物层；以及在所述第一金属层上沉积覆盖层。优选地，所述第一金属层也被转化为所述硅化物层。优选地，形成覆盖所述n型晶体管和所述p型晶体管的所述漏电极的所述覆盖层和所述硅化物层包括：沉积覆盖所述n型晶体管和所述p型晶
体管的所述漏电极的第一金属层；对所述第一金属层以及所述n型晶体管和所述p型晶体管的所述漏电极进行退火以将所述漏电极的一部分转化为所述硅化物层；以及在所述第一金属层上沉积覆盖层。附图说明当阅读附图时，根据以下详细的描述来更好地理解本专利技术的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。图1是根据本专利技术的各个实施例的集成电路的至少一部分的示意图。图2是示出了根据本专利技术的各个实施例的制造集成电路的方法的流程图。图3是根据本专利技术的各个实施例的处于制造集成电路的方法的中间阶段的衬底的至少一部分的示意图。图4根据本专利技术的各个实施例的图3所示衬底在制造集成电路的方法的后续阶段的示意图。图5根据本专利技术的各个实施例的图4所示衬底在制造集成电路的方法的后续阶段的示意图。图6根据本专利技术的各个实施例的图5所示衬底在制造集成电路的方法的后续阶段的示意图。图7根据本专利技术的各个实施例的图6所示衬底在制造集成电路的方法的后续阶段的示意图。图8根据本专利技术的各个实施例的图7所示衬底在制造集成电路的方法的后续阶段的示意图。图9根据本专利技术的各个实施例的图8所示衬底在制造集成电路的方法的后续阶段的示意图。图10根据本专利技术的各个实施例的图9所示衬底在制造集成电路的方法的后续阶段的示意图。图11根据本专利技术的各个实施例的图10所示衬底在制造集成电路的方法的后续阶段的示意图。图12根据本专利技术的各个实施例的图11所示衬底在制造集成电路的方法的后续阶段的示意图。图13根据本专利技术的各个实施例的图12所示衬底在制造集成电路的方法的后续阶段的示意图。图14根据本专利技术的各个实施例的图13所示衬底在制造集成电路的方法的后续阶段的示意图。图15是根据本专利技术各个实施例的集成电路的至少一部分的示意图。具体实施方式以下公开提供了许多不同的用于实施本专利技术主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本专利技术。当然，这些仅本文档来自技高网...

【技术保护点】
一种晶体管，包括：源电极，设置在衬底中；至少一个半导体沟道，基本垂直于所述源电极而延伸；栅电极，环绕所述半导体沟道；漏电极，设置在所述半导体沟道的顶部上；以及漏极焊盘，设置在所述漏电极上，其中，所述漏极焊盘包括多个导电层。

【技术特征摘要】
2014.08.15 US 14/461,0611.一种晶体管，包括：源电极，设置在衬底中；至少一个半导体沟道，基本垂直于所述源电极而延伸；栅电极，环绕所述半导体沟道；漏电极，设置在所述半导体沟道的顶部上；以及漏极焊盘，设置在所述漏电极上，其中，所述漏极焊盘包括多个导电层。2.根据权利要求1所述的晶体管，其中，所述漏极焊盘包括：硅化物层，与所述漏电极直接接触；覆盖层，设置在所述硅化物层上；以及接触金属层，设置在所述覆盖层上。3.根据权利要求2所述的晶体管，其中，所述硅化物层包括硅化钛、硅化镍、硅化钴或它们的组合。4.一种集成电路，包括：至少一个n型晶体管，设置在衬底上；至少一个p型晶体管，设置在所述衬底上并且与所述n型晶体管相邻，其中，所述n型晶体管和所述p型晶体管分别包括：源电极，设置在所述衬底中；至少一个半导体沟道，基本垂直于所述源电极而延伸；栅电极，环绕所述半导体沟道；漏电极，设置在所述半导体沟道的顶部上；和漏极焊盘，设置在所述漏电极上，所述漏极焊盘包括多个导电层；层间介电层，覆盖所述n型晶体管、所述p型晶体管和所述衬底；以及多个金属接触件，设置在所述层间介电层中，所述金属接触件分别与所述n型晶体管和所述p型晶体管的所述源电极、所述栅电极和所述漏极焊盘直接接触。5.根据权利要求4所述的集成电路，其中，所述漏极焊盘包括：硅化物层，与所述漏电极直接接触；覆盖层，设置在所述硅化物层上；以及接触金属层，设置在所述覆盖层上。6.根据权利要求5所述的集成电路，其中，所述硅化物层包括硅化钛、硅化镍、硅化钴或它们的组合。7.一种方法，包括：接收具有至少一个n型晶体管和至少一个p型晶体管的衬底，其中，所述n型晶体管和所述p型晶体管中的每一个均包括设置在所述衬底中的源电极、...

【专利技术属性】
技术研发人员：张家豪，谢明山，陈振隆，连万益，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71