改进的双掺杂浮栅晶体管制造技术

本发明专利技术涉及一种改进的双掺杂浮栅晶体管。根据本发明专利技术的一种浮栅晶体管，包括：半导体衬底；以及依次形成在所述半导体衬底上的隧道氧化层、浮栅层、栅间介质层、控制栅层，其中所述浮栅层包括叠层区域，所述叠层区域包括多个第一掺杂类型的多晶硅子层，所述多个第一掺杂类型的多晶硅子层彼此以层间介质层隔开，所述浮栅层还包括在所述叠层区域两侧的第二掺杂类型的第一反型区域，所述第二掺杂类型和第一掺杂类型不同。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，更具体地，本专利技术涉及一种改进的双掺杂浮栅晶体管及其制造方法。
技术介绍
浮栅MOSFET (FGMOS)是一种有别于传统MOSFET的新型晶体管结构。FGMOS的栅极和衬底之间是被电隔离的，形成一个浮动节点，即浮栅结构。随后，在浮栅结构上沉积多种控制/输入结构。这些控制/输入结构与浮栅结构也不是电连接的，而是容性连接的。由于浮栅结构被高电阻值材料完全包围，因此浮栅结构中所含的电荷可长期保持不变。通常，当浮栅中的电荷需要改变时，使用隧道效应和热载流子注入机制来改变浮栅结构中所保存的电荷量。FGMOS被广泛用于诸如闪存(Flash Memory)的各种存储设备行业。编程效率(速度)和数据保存能力是考量FGMOS存储单元性能的两个重要指标。近年来，随着闪存产业的发展，期望先进的闪存设备能长达十年以上地保存数据，这对于FGMOS的性能提出了挑战。特别是随着存储密度的提高，FGMOS单元尺寸需不断地减小，隧穿氧化层的尺寸相应缩减，漏泄电流导致的电荷量丢失问题逐渐显现出来。因此，期望有更好地FGMOS结构来改善存储单元的性能，尤其是数据保存性能。近年来提出的一种FGMOS结构是双掺杂浮栅(DDFG)结构，其中，形成P-N-P的浮栅来代替传统的单一 N掺杂浮栅。图1A — ID示出现有
的一种制作双掺杂浮栅晶体管的工艺过程。如图1A所示，通过本领域已知的适当工艺依次制备P型衬底层101、隧道氧化层102、N型浮栅多晶硅层103、栅间隔层104、控制栅多晶硅层105。接下去可沉积电介质材料作为硬掩模层106。硬掩模106可定义出栅极图形。随后，如图1B所7K,向下刻蚀控制栅多晶硅层105、栅间隔层104、浮栅多晶硅层103、以及隧道氧化层102，使各层具有硬掩模106所定义的栅极图形。接下去，如图1C所示，采用大倾角离子注入工艺，使N型浮栅多晶硅层103的两侧被反型为P型区107，得到沿沟道长度的P-N-P双掺杂浮栅结构。某些工艺实践中，在得到如图1C所示的双掺杂浮栅叠层结构后，还可在浮栅叠层结构的两侧形成侧壁108，得到如图1D所示的结构。在形成双掺杂浮栅叠层结构后，可通过掺杂得到源区和漏区。实验数据表明，采用上述这种双掺杂浮栅(DDFG)结构的FGMOS展示出了更好的编程速度和更佳的数据保存性能。因此，双掺杂浮栅方案是一种在业界受到高度关注的方案。尽管现有技术给出了可行的双掺杂浮栅晶体管结构，但存储产业的不断发展始终需求一种性能更佳的改进结构。
技术实现思路
本申请为进一步改进双掺杂FGMOS在存储应用中的性能，对浮栅结构提出了改进。具体而言，本申请提出在浮栅结构中形成特殊的P-N-P双掺杂浮栅结构，其中N区是叠层区域，由多个被介质层隔开的多晶硅子层构成。本申请还提出一种特殊的双掺杂浮栅结构，其中反型P区四面包围中间的N区，从而沟道长度方向和沟道宽度方向均形成了 P-N-P双掺杂结构。本申请还提出用于制造改进型浮栅结构的工艺。具体地，本申请提出以下方案:根据本专利技术的一个方面，提出一种浮栅晶体管，包括:半导体衬底；以及依次形成在所述半导体衬底上的隧道氧化层、浮栅层、栅间介质层、控制栅层，其中所述浮栅层包括叠层区域，所述叠层区域包括多个第一掺杂类型的多晶硅子层，所述多个第一掺杂类型的多晶硅子层彼此以层间介质层隔开，所述浮栅层还包括在所述叠层区域两侧的第二掺杂类型的第一反型区域，所述第二掺杂类型和第一掺杂类型不同。根据本专利技术的一个方面，前述的浮栅晶体管中，所述叠层区域中的所述多个第一掺杂类型的多晶硅子层用作电荷存储层。根据本专利技术的一个方面，前述的浮栅晶体管中，所述第二掺杂类型的第一反型区域沿晶体管沟道长度方向设置在所述叠层区域两侧。根据本专利技术的一个方面，前述的浮栅晶体管中，所述浮栅层还包括沿晶体管沟道宽度方向设置在所述叠层区域的两侧的第二掺杂类型的第二反型区域。根据本专利技术的一个方面，前述的浮栅晶体管中，所述第一反型区域和所述第二反型区域连续地围绕所述叠层区域。根据本专利技术的一个方面，前述的浮栅晶体管中，所述第一掺杂类型为N型或P型。根据本专利技术的一个方面，前述的浮栅晶体管还包括源区和漏区，所述沟道长度方向为从源区到漏区的方向。根据本专利技术的一个方面，提出一种浮栅晶体管，包括:半导体衬底；以及依次形成在所述半导体衬底上的隧道氧化层、双掺杂浮栅层、栅间介质层、控制栅层，其中所述双掺杂浮栅层包括第一掺杂类型的中央区域，以及四面围绕所述中央区域的第二掺杂类型的反型区域，所述第二掺杂类型和第一掺杂类型不同。根据本专利技术的一个方面，提出一种浮栅晶体管的制造方法，包括:a)在半导体衬底上形成隧道氧化层；b)在隧道氧化层上形成浮栅叠层，所述浮栅叠层包括多个第一掺杂类型的多晶硅子层，所述多个多晶硅子层彼此以层间介质层隔开；c)根据浮栅图案的沿第一方向的特征刻蚀所述隧道氧化层和所述浮栅叠层；d)使用倾角离子注入，使浮栅叠层沿第一方向的两侧区域反型为第二掺杂类型，所述第二掺杂类型和第一掺杂类型不同；e)在浮栅叠层上形成栅间介质层；f)在所述栅间介质层上形成控制栅层；g)根据浮栅图案的沿第二方向的特征刻蚀所述控制栅层、所述栅间介质层、所述浮栅叠层、和所述隧道氧化层，所述第二方向和所述第一方向垂直；h)使用倾角离子注入，使浮栅叠层沿第二方向的两侧区域反型为第二掺杂类型。根据本专利技术的一个方面，前述的方法中，所述第一方向为晶体管的沟道宽度方向，所述第二方向为晶体管的沟道长度方向。根据本专利技术的一个方面，前述的方法中，所述第一掺杂类型为N型或P型。根据本专利技术的一个方面，前述的方法还包括:在步骤h)所得栅极结构的两侧形成侧壁；以及形成源区和漏区。 根据本专利技术的一个方面，提出一种浮栅晶体管，其根据前述方法制得。根据本专利技术的一个方面，提出一种存储电路，其特征在于，所述存储电路的存储单元包括前述的浮栅晶体管，和/或包括根据前述方法制得的浮栅晶体管。根据本专利技术的一个方面，提出一种储设备，其包括前述的存储电路。申请人(专利技术人)的实践表明，通过采取以电介质层分隔的多层双掺杂区域构成的浮栅叠层，可获得更低的编程噪音和更好的数据保持特性。申请人(专利技术人)的实践还表明，通过采取在沟道长度方向和宽度方向均为双掺杂结构的浮栅，可以得到更好的数据保持特性。【附图说明】为了进一步阐明本专利技术的各实施例的以上和其他优点和特征，将参考附图来呈现本专利技术的各实施例的更具体的描述。在附图中，相同的附图标记用于指代若干视图中的相同或类似的元件或功能，并且附图中元件并不一定彼此按比例绘制，个别元件可被放大或缩小以便在本描述的上下文中更容易理解这些元件。可以理解，这些附图只描绘本专利技术的典型实施例，因此将不被认为是对其范围的限制。图1A — ID示出现有
的一种制作双掺杂浮栅晶体管的工艺过程。图2A — 2B示出根据本专利技术的实施例的具有多个电荷存储层的浮栅结构。图3示出根据本专利技术的实施例的以反型区四面地包围电荷存储层的浮栅结构。图4A — 4H示出根据本专利技术的实施例的用于形成改进的双掺杂浮栅结构的示例工艺过程。【具体实施方式】下面的详细描述参照附图，附图以例示方式示出可实践所要求保护的主题的特定实施例。充分详细地描述这些实施例，以使本领域技术人员本文档来自技高网...

【技术保护点】
一种浮栅晶体管，包括：半导体衬底；以及依次形成在所述半导体衬底上的隧道氧化层、浮栅层、栅间介质层、控制栅层，其中所述浮栅层包括叠层区域，所述叠层区域包括多个第一掺杂类型的多晶硅子层，所述多个第一掺杂类型的多晶硅子层彼此以层间介质层隔开，所述浮栅层还包括在所述叠层区域两侧的第二掺杂类型的第一反型区域，所述第二掺杂类型和第一掺杂类型不同。

【技术特征摘要】

【专利技术属性】
技术研发人员：吕冬琴，叶好华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31