一种带隙基准源电路制造技术

本发明专利技术提供了一种带隙基准源电路，在现有的带隙基准源电路的基础上，设置第一运算放大器和基准电压输出支路，所述基准电压输出支路包括串联电连接的第一PMOS管和第一双极性晶体管，所述第一运算放大器的两个输入端中的一端连接到一条所述基本支路中的双极性晶体管控制端，另一端连接到所述基准电压输出支路的第一双极性晶体管控制端；所述第一PMOS管的栅极与所述第一运算放大器的输出端连接，所述第一PMOS管的源极连接到电压VCC端，漏极为所述基准电压输出端，通过第一运算放大器实现将输出基准电压反馈至第一PMOS管上，对第一PMOS管的输出进行反馈控制，从而实现了基准电压的输出控制，解决了由于器件之间的失配而影响输出的电压的精度。

Bandgap reference circuit

The invention provides a bandgap reference circuit, the existing bandgap circuit on the basis of the first set of operational amplifier and voltage reference output circuit, the output voltage of PMOS transistor includes first branch pipe and a first bipolar electrically connected in series, the two end of the input end of first operational amplifier in a bipolar transistor is connected to the basic branch in the control side, the other end is connected to the first bipolar transistor the reference voltage output branch control terminal; the output gate of the first PMOS transistor and the first operational amplifier is connected with the first PMOS tube source connection to the end of the drain voltage VCC, output the reference voltage and the output voltage feedback to achieve the first PMOS tube through the first operational amplifier, the output of the first anti PMOS tube The control of the reference voltage is realized by the feed back control, and the accuracy of the output voltage influenced by the mismatching between devices is solved.

【技术实现步骤摘要】
一种带隙基准源电路
本专利技术涉及集成电路
，尤其涉及一种带隙基准源电路。
技术介绍
随着科技学技术的发展进步，尤其是在集成电路领域，带隙基准源电路在模拟集成电路、及系统集成芯片中都有非常广泛的应用。如图1为现有的带隙基准源电路，包括由运算放大器A1以及两个PMOS管M1和M2构成的负反馈电路，该负反馈电路对具有正温度系数和负温度系数的双极型晶体管Q1和Q2的两条支路的电压进行负反馈，在双极型晶体管Q2的支路包括与双极型晶体管Q2串联的电阻器R1，通过运算放大器A1的输出电压来控制双极型晶体管Q1和Q2两条支路上的电流，达到对两条支路的电压进行负反馈的目的。但是，在现有的制造工艺中，并不能保证每个电子元器件的的工作参数都是完全相同的，在制造过程中会存在参数的差异，而这些差异会让电路中的M1和M2之间产生失配，同时整个带隙基准源电路产生的基准电压也存在差异，导致最终输出的基准电压的输出不稳定，且精度较低。
技术实现思路
本专利技术提供了一种带隙基准源电路，旨在解决现有带隙基准源电路在调整产生基准电压过程中，会由于出现电路失配而导致输出的基准电压不稳定、精度较低的技术问题。为解决上述技术问题，本专利技术提供了一种宽位累加器电路，包括：负反馈电路和具有正温度系数和负温度系数的双极性晶体管的两条基本支路，所述负反馈电路对所述两条基本支路的电压进行负反馈，以及第一运算放大器和基准电压输出支路，所述基准电压输出支路包括串联电连接的第一PMOS管和第一双极性晶体管，所述第一双极性晶体管与所述基本支路的双极性晶体管的类型相同；所述第一运算放大器的两个输入端中的一端连接到一条所述基本支路中的双极性晶体管控制端，另一端连接到所述基准电压输出支路的第一双极性晶体管控制端；所述第一PMOS管的栅极与所述第一运算放大器的输出端连接，所述第一PMOS管的源极连接到电压VCC端，漏极为所述基准电压输出端。进一步的，所述反馈电路包括第二运算放大器、尺寸相同的第二PMOS管和第三PMOS管；所述第二PMOS管与所述第三PMOS管共栅极，且两个源极都连接到电压VCC端，两个漏极分别与所述两条基本支路中的双极性晶体管的控制端电连接，所述两条基本支路中的双极性晶体管的控制端还分别与所述第二运算放大器的两个输入端电连接，所述第二运算放大器的输出端连接到所述第二PMOS管和第三PMOS管的栅极。进一步的，所述两条基本支路中的双极性晶体管为PNP型晶体管，所述双极性晶体管的基极和集电极均接地，发射极为所述双极性晶体管的控制端。进一步的，未与所述第一运算放大器输入端相连的一条所述基本支路还包括一个第一调整电阻，所述第一调整电阻连接在双极性晶体管的发射极和该基本支路对应的PMOS管漏极与所述第二运算放大器的输入端的连接点之间。进一步的，与所述第一运算放大器输入端相连的一条所述基本支路中的双极性晶体管为PNP三极管，所述未与所述第一运算放大器输入端相连的一条所述基本支路中的双极性晶体管包括N个与所述PNP三极管尺寸大小相同的三极管，N为正整数。进一步的，所述基准电压输出支路还包括第二调整电阻，所述第二调整电阻连接在所述基准电压输出端和所述第一双极性晶体管控制端与所述第一运算放大器的输入端的连接点之间。进一步的，所述第一双极性晶体管为与所述PNP三极管尺寸大小相同的三极管。本专利技术的有益效果是：本专利技术提供了一种新的带隙基准源电路，通过在现有的细带基准源电路的基础上，在其输出端上设置一个新的基准电压产生电路，包括第一运算放大器和基准电压输出支路，所述基准电压输出支路包括串联电连接的第一PMOS管和第一双极性晶体管，所述第一运算放大器的两个输入端中的一端连接到一条所述基本支路中的双极性晶体管控制端，另一端连接到所述基准电压输出支路的第一双极性晶体管控制端；所述第一PMOS管的栅极与所述第一运算放大器的输出端连接，所述第一PMOS管的源极连接到电压VCC端，漏极为所述基准电压输出端；通过设置第一运算放大器的反馈作用，使得第一晶体管的控制端的电压与两个基本支路上的双极性晶体管的控制端上的电压相等，从而避免了出现电路失配而导致输出的基准电压失调的现象，从而提高了基准电压的精准度。在本专利技术中，还在两个基本支路中的其中一个支路双极性晶体管的发射极和该基本支路对应的PMOS管漏极与第二运算放大器的输入端的连接点之间设置第一调整电阻，以及在所述基准电压输出端和所述第一双极性晶体管控制端与所述第一运算放大器的输入端的连接点之间设置第二调整电阻，通过调整两个电阻之间的比例使得基准电压输出端成为具零温度系数的基准电压，进一步提高了输出基准电压的精度，也避免了第二PMOS管和第三PMOS管出现失配的问题。附图说明图1为现有的带隙基准源电路的结构示意图；图2为本专利技术实施例提供的带隙基准源电路的电路连接示意图。具体实施方式下面通过具体实施方式结合附图对本专利技术提出的方案作进一步详细说明。第一实施例：请参见图2，图2为本专利技术实施例提供的带隙基准源电路的电路连接示意图，由图1可知，在本实施例中，本专利技术提供的带隙基准源电路包括：负反馈电路10、具有正温度系数和负温度系数的双极性晶体管的两条基本支路11、第一运算放大器12和基准电压输出支路13，其中，所述负反馈电路10对所述两个基本支路11的电压进行负反馈；所述基准电压输出支路13包括串联电连接的第一PMOS管131和第一双极性晶体管132，所述第一双极性晶体管132与所述基本支路11的双极性晶体管的类型相同，所述第一运算放大器12的两个输入端中的一端连接到一条所述基本支路11中的双极性晶体管控制端，另一端连接到所述基准电压输出支路13的第一双极性晶体管132控制端；所述第一PMOS管131的栅极与所述第一运算放大器12的输出端连接，所述第一PMOS管131的源极连接到电压VCC端，漏极为所述基准电压输出端。如图2所示，所述负反馈电路10包括第二运算放大器101、第二PMOS管102和第三PMOS管103，其中所述第二PMOS管102和第三PMOS管103采用的是尺寸相同的PMOS管，这里的尺寸相同可以理解为是PMOS开关管的工作参数基本相同，所述第二PMOS管102和第三PMOS管103的栅极相互连接，两个源极也相互连接并且连接到电源的VCC端，两个漏极分别与所述两条基本支路中的双极性晶体管的控制端电连接，具体的两条基本支路分别为与第二PMOS管102连接的第一基本支路和与第三PMOS管103连接的第二基本支路，所述第二PMOS管102的漏极与第一基本支路上的第二双极性晶体管111的控制端连接，所述第三PMOS管102的漏极与第二基本支路上的第三双极性晶体管112的控制端连接。在本实施例中，所述第二双极性晶体管111和第三双极性晶体管112的控制端还与所述第二运算放大器101的两个输出端连接，如图2所示，所述第二双极性晶体管111的控制端与第二运算放大器101的同相输入端连接，所述第三双极性晶体管112的控制端与第二运算放大器101的反相输入端连接，所述第二运算放大器101的输出端连接到所述第二PMOS管102和第三PMOS管103的栅极。优选的，所述两个基本支路中的双极性晶体管为PNP型晶体管，所述第二双极性晶体管111和所述第三双极性本文档来自技高网...

【技术保护点】
一种带隙基准源电路，包括：负反馈电路和具有正温度系数和负温度系数的双极性晶体管的两条基本支路，所述负反馈电路对所述两条基本支路的电压进行负反馈，其特征在于，还包括：第一运算放大器和基准电压输出支路，所述基准电压输出支路包括串联电连接的第一PMOS管和第一双极性晶体管，所述第一双极性晶体管与所述基本支路的双极性晶体管的类型相同；所述第一运算放大器的两个输入端中的一端连接到一条所述基本支路中的双极性晶体管控制端，另一端连接到所述基准电压输出支路的第一双极性晶体管控制端；所述第一PMOS管的栅极与所述第一运算放大器的输出端连接，所述第一PMOS管的源极连接到电压VCC端，漏极为所述基准电压输出端。

【技术特征摘要】
1.一种带隙基准源电路，包括：负反馈电路和具有正温度系数和负温度系数的双极性晶体管的两条基本支路，所述负反馈电路对所述两条基本支路的电压进行负反馈，其特征在于，还包括：第一运算放大器和基准电压输出支路，所述基准电压输出支路包括串联电连接的第一PMOS管和第一双极性晶体管，所述第一双极性晶体管与所述基本支路的双极性晶体管的类型相同；所述第一运算放大器的两个输入端中的一端连接到一条所述基本支路中的双极性晶体管控制端，另一端连接到所述基准电压输出支路的第一双极性晶体管控制端；所述第一PMOS管的栅极与所述第一运算放大器的输出端连接，所述第一PMOS管的源极连接到电压VCC端，漏极为所述基准电压输出端。2.根据权利要求1所述的带隙基准源电路，其特征在于，所述反馈电路包括第二运算放大器、尺寸相同的第二PMOS管和第三PMOS管；所述第二PMOS管与所述第三PMOS管共栅极，且两个源极都连接到电压VCC端，两个漏极分别与所述两条基本支路中的双极性晶体管的控制端电连接，所述两条基本支路中的双极性晶体管的控制端还分别与所述第二运算放大器的两个输入端电连接，所述第二运算放大器的输出端连接到所述第二PMOS管和第三...

【专利技术属性】
技术研发人员：许聪，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东,44