一种低功耗高PSRR的带隙基准电路制造技术

本发明专利技术公开了一种低功耗高PSRR的带隙基准电路，其特征在于，由无运放带隙核心电路、启动电路和负反馈控制环路组成，在无运放带隙核心电路中，电阻R6的阻值远远大于电阻R4及电阻R5，使得晶体管Q4的基极电流减小到可以忽略的程度，同时避免了使用运算放大器，降低了电路设计的复杂性，进一步减小了整体功耗；在负反馈控制环路中，检测节点V2的电压变化以及A、B节点电位误差，分别通过该环路中的晶体管MN2产生负反馈电压及电流镜的镜像作用，抑制电源电压变化和器件失配对电路造成负面的影响，提高了带隙电路的稳定性；在启动电路中，通过晶体管MP4触发带隙电路启动工作，使得启动电路在带隙电路正常工作后能够快速的关断，节省了电路的功耗。

【技术实现步骤摘要】

本专利技术涉及一种带隙基准电路，具体涉及一种低功耗高PSRR的带隙基准电路，属于电学

技术介绍
模拟集成电路的一个主要电路结构就是带隙基准源，广泛地用于模拟混合集成电路中，用以提供一个不依赖于电源电压和温度变化的稳定的直流电压。传统的带隙基准电压源(附图1)当中普遍地要使用到运算放大器，然而由于CMOS技术的低电压趋势，在深亚微米工艺下，晶体管的本征增益典型值大约为20-30dB，这将导致运算放大器的性能下降，无法满足带隙基准电路对其增益、带宽等的要求，降低了带隙基准电路的PSRR及其稳定性。因此，必须采用新的设计技术和电路结构来实现低压低功耗带隙基准源，以提高电路性能，获得良好的带隙性能；其他技术如高阶温度补偿等也可以用来提高带隙基准电压源的性能，然而这些技术的使用不可避免地会增加电路的功耗，这在低功耗应用中是无法容忍的，因此从功耗的角度看，低功耗带隙基准电压源更加受到人们的关注。图1所示的是传统的带隙基准电路的电路图。在图1所示的电路中，由于运算放大器的使用，不仅增加了整体电路的核心面积，而且使其消耗的功率大大上升，很大程度上增加了带隙基准电路的功耗及电路设计的复杂性，同时，如果运算放大器的设计不合理，其非理想因素如失调等若无法得到很好的消除、抑制，将会严重影响到带隙基
准的稳定性和精确性，甚至可能导致带隙基准电路功能的丧失。
技术实现思路
为解决现有技术的不足，本专利技术的目的在于提供一种低功耗、高PSRR的带隙基准电路。为了实现上述目标，本专利技术采用如下的技术方案：一种低功耗高PSRR的带隙基准电路，其特征在于，由无运放带隙核心电路、启动电路和负反馈控制环路组成，其中，无运放带隙核心电路：用于实现电路核心功能，产生所需的带隙基准参考电压；启动电路：用于完成带隙基准电路的启动，使带隙基准电路进入正常工作状态；负反馈控制环路：用于控制、提高带隙基准电路的稳定性，消除运放的使用，减小功耗及芯片面积；整个电路的工作过程是：电路上电，启动电路首先开始工作，开启无运放带隙核心电路，带隙基准电路产生参考电压，同时，负反馈控制环路抑制非理想因素对电路的恶性影响。前述的低功耗高PSRR的带隙基准电路，其特征在于，前述无运放带隙核心电路主要由晶体管Q3、晶体管Q4、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5和电阻R6组成，前述晶体管为NPN型双极晶体管，前述电阻R6的阻值远远大于电阻R4及电阻R5，其中，晶体管Q3的发射极与地相连，晶体管Q3的基极与电阻R2的一端、电阻R4的一端相连，晶体管Q3的集电极与电阻R4的另一端、
电阻R6的一端相连；晶体管Q4的发射极与电阻R5的一端相连，电阻R5的另一端与地相连，晶体管Q4的基极与电阻R6的另一端相连，晶体管Q4的集电极与电阻R3的一端相连，电阻R3的另一端与电阻R2的另一端相连，二者的连接节点与电阻R1的一端相连；其中，晶体管Q3的基极为无运放带隙核心电路的第一钳位匹配端，其与负反馈控制环路的第一反馈检测输入端相连；晶体管Q4的集电极为无运放带隙核心电路的第二钳位匹配端，其与负反馈控制环路的第二反馈检测输入端相连；电阻R1的另一端为无运放带隙核心电路的输出端，其与带隙基准输出电压Vref相连。前述的低功耗高PSRR的带隙基准电路，其特征在于，前述启动电路主要由晶体管MP4、晶体管MP5、晶体管Q5、晶体管Q6、电阻R7、电阻R8和电阻R9组成，前述晶体管MP4、晶体管MP5为PMOS晶体管，前述晶体管Q5、晶体管Q6为NPN型双极晶体管，其中，晶体管MP4的栅端与晶体管MP5的漏端、晶体管Q6的集电极相连，晶体管MP4的源端与电源电压相连，晶体管MP4的漏端与电阻R7的一端相连，电阻R7的另一端为启动电路的输出端，其与负反馈控制环路的启动输入端相连；晶体管MP5的源端与电源电压相连，晶体管MP5的漏端与晶体管Q6的集电极相连，晶体管MP5的栅端为启动电路的开关端口，其与负反馈控制环路中晶体管MP2的栅端相连；晶体管Q6的基极与晶体管Q5的集电极相连，晶体管Q6的发射极与地相连；晶体管Q5的基极与电阻R8的一端、电阻R9的一端相连，晶体管Q5的集电极与电阻R8的另一端相连，晶体管Q5的发射极与地相连，电阻R9的另一端接电源电压。前述的低功耗高PSRR的带隙基准电路，其特征在于，前述负反馈控制环路主要由晶体管MP1、晶体管MP2、晶体管MP3、晶体管MN1、晶体管MN2、晶体管MN3、晶体管Q1、晶体管Q2、电阻R0和电阻R10组成，前述晶体管MP1、晶体管MP2、晶体管MP3为PMOS晶体管，前述晶体管MN1、晶体管MN2、晶体管MN3为NMOS晶体管，前述晶体管Q1、晶体管Q2为NPN型晶体管，其中，晶体管MP1的栅端、晶体管MP2的栅端和晶体管MP3的栅端相连，晶体管MP1的源端、晶体管MP2的源端、晶体管MP3的源端与电源电压相连，晶体管MP1的漏端与晶体管MN1的源端、晶体管Q1的集电极相连，晶体管MP2的漏端与晶体管MP2的栅端、晶体管MN1的漏端相连，晶体管MP3的漏端与晶体管MN1的栅端、晶体管MN2的栅端、晶体管MN2的漏端、晶体管MN3的栅端相连；晶体管MN1的栅端与晶体管MN2的栅端、晶体管MN2的漏端、晶体管MN3的栅端相连，晶体管MN2的漏端为负反馈控制环路的启动输入端，其与启动电路的输出端相连；晶体管MN1的源端与晶体管Q1的集电极相连，晶体管MN2的源端与晶体管Q2的集电极相连，晶体管MN3的源端与带隙基准输
出电压Vref相连，晶体管MN3的漏端与电阻R0的一端相连，电阻R0的另一端与电源电压相连；晶体管Q1的发射极与电阻R10的一端相连，电阻R10的另一端与地相连，晶体管Q1的基极为负反馈控制环路的第一反馈检测输入端，其与无运放带隙核心电路的第一钳位匹配端相连；晶体管Q2的发射极与地相连，晶体管Q2的基极为负反馈控制环路的第二反馈检测输入端，其与无运放带隙核心电路的第二钳位匹配端相连。本专利技术的有益之处在于：(一)具有更低的功耗在带隙基准电路中，鉴于传统的带隙基准电路利用复杂的运算放大器来提高带隙基准电路的稳定性，而运算放大器占据了绝大部分的功耗，所以我们改用负反馈控制环路技术来提高带隙基准电路的稳定性，避免使用高功耗的运算放大器，节省的功耗可观，非常适用于低功耗场合。(二)具有更高的电源电压抑制比(PSRR)和稳定性在本专利技术的带隙基准电路中，由晶体管Q1、晶体管Q2、晶体管MP1、晶体管MP2、晶体管MP3、晶体管MN1、晶体管MN2组成负反馈控制环路，同时产生偏置。其中，晶体管MP1、晶体管MP2和晶体管MP3构成电流镜，分别为3、1、4个单元晶体管并联而成，在相同的电压偏置条件下，流过晶体管MP1、晶体管MP2、晶体管MP3的电流比例将为3:1:4，流过晶体管Q1的电流为晶体管MP1和
晶体管MP2的电流之和，而流过晶体管Q2的电流即为流过晶体管MP3的电流，此处由于晶体管Q1、晶体管Q2的基极电流很小而被忽略，进而保证了电流I4和I5相等。此外，晶体管MP1、晶体管MP2、晶体管MP3、晶体管MN1、晶体管MN2共同构成了共源共栅电流镜，一旦电源电压发生变化，或者失调电压的本文档来自技高网...

【技术保护点】
一种低功耗高PSRR的带隙基准电路，其特征在于，由无运放带隙核心电路、启动电路和负反馈控制环路组成，其中，无运放带隙核心电路：用于实现电路核心功能，产生所需的带隙基准参考电压；启动电路：用于完成带隙基准电路的启动，使带隙基准电路进入正常工作状态；负反馈控制环路：用于控制、提高带隙基准电路的稳定性，消除运放的使用，减小功耗及芯片面积；整个电路的工作过程是：电路上电，启动电路首先开始工作，开启无运放带隙核心电路，带隙基准电路产生参考电压，同时，负反馈控制环路抑制非理想因素对电路的恶性影响。

【技术特征摘要】
1.一种低功耗高PSRR的带隙基准电路，其特征在于，由无运放带隙核心电路、启动电路和负反馈控制环路组成，其中，无运放带隙核心电路：用于实现电路核心功能，产生所需的带隙基准参考电压；启动电路：用于完成带隙基准电路的启动，使带隙基准电路进入正常工作状态；负反馈控制环路：用于控制、提高带隙基准电路的稳定性，消除运放的使用，减小功耗及芯片面积；整个电路的工作过程是：电路上电，启动电路首先开始工作，开启无运放带隙核心电路，带隙基准电路产生参考电压，同时，负反馈控制环路抑制非理想因素对电路的恶性影响。2.根据权利要求1所述的低功耗高PSRR的带隙基准电路，其特征在于，所述无运放带隙核心电路主要由晶体管Q3、晶体管Q4、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5和电阻R6组成，所述晶体管为NPN型双极晶体管，所述电阻R6的阻值远远大于电阻R4及电阻R5，其中，晶体管Q3的发射极与地相连，晶体管Q3的基极与电阻R2的一端、电阻R4的一端相连，晶体管Q3的集电极与电阻R4的另一端、电阻R6的一端相连；晶体管Q4的发射极与电阻R5的一端相连，电阻R5的另一端与地相连，晶体管Q4的基极与电阻R6的另一端相连，晶体管Q4的集电极与电阻R3的一端相连，电阻R3的另一端与电阻R2的另一端相
\t连，二者的连接节点与电阻R1的一端相连；其中，晶体管Q3的基极为无运放带隙核心电路的第一钳位匹配端，其与负反馈控制环路的第一反馈检测输入端相连；晶体管Q4的集电极为无运放带隙核心电路的第二钳位匹配端，其与负反馈控制环路的第二反馈检测输入端相连；电阻R1的另一端为无运放带隙核心电路的输出端，其与带隙基准输出电压Vref相连。3.根据权利要求2所述的低功耗高PSRR的带隙基准电路，其特征在于，所述启动电路主要由晶体管MP4、晶体管MP5、晶体管Q5、晶体管Q6、电阻R7、电阻R8和电阻R9组成，所述晶体管MP4、晶体管MP5为PMOS晶体管，所述晶体管Q5、晶体管Q6为NPN型双极晶体管，其中，晶体管MP4的栅端与晶体管MP5的漏端、晶体管Q6的集电极相连，晶体管MP4的源端与电源电压相连，晶体管MP4的漏端与电阻R7的一端相连，电阻R7的另一端为启动电路的输出端，其与...

【专利技术属性】
技术研发人员：李娅妮，庞光艺，朱樟明，杨银堂，孙亚东，
申请(专利权)人：西安电子科技大学昆山创新研究院，西安电子科技大学，
类型：发明
国别省市：江苏;32