带隙基准电路制造技术

本发明专利技术公开了一种带隙基准电路，包括：第一PMOS晶体管(Pmirr)，第一NMOS晶体管(NMO)，第一运算放大器(YF)，第一PNP晶体管(Q0)，第二PNP晶体管(Q1)，第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R0)。本发明专利技术能为输出的基准电压VBG提供一定电流驱动能力。

【技术实现步骤摘要】
带隙基准电路
本专利技术涉及半导体集成电路领域，特别是涉及一种带隙基准电路。
技术介绍
电压基准电路是模拟集成电路设计中的基本模块，如数模转换器(DAC)、模数转换器(ADC)、线性稳压器(LDO)等电路设计中都不可缺少。传统的带隙基准电路采用负温度系数的双极型晶体管电压VBE和正温度系数电压VT相加的方式来降低输出电压的温度系数。图1是现有的带隙基准电路原理图，其包括启动电路和带隙基准主体电路。图1中，带隙基准主体电路由PMOS晶体管PM3、PM4、PM5、运算放大器YF2、电阻R6和R7、三极管Q2、Q3和Q4组成，其中三极管Q2、Q3和Q4的基极与集电极连接在一起呈二极管接法，三极管Q2和Q3的发射结面积比为1:N，其中N为大于1的整数，通常取8或24等，这样三极管Q2基极发射极电压Vbe_Q2大于三极管Q3基极发射极电压Vbe_Q3，由于运算放大器使节点电压VN＝VP＝Vbe_Q2，所以电流I5＝(Vbe_Q2-Vbe_Q3)/R7，ΔVbe即(Vbe_Q2-Vbe_Q3)具有正温度系数，所以电流I5为与绝对温度成正比(ProportionalToAbsoluteTemperature，PTAT)的电流。PMOS管PM5和PM4、PM3组成电流镜像电路，使得PMOS管PM5路径上的电流I6为电流I5的镜像电流，I6＝K*I5，其中K为PMOS晶体管PM5与PM4或PM3的比例系数，电流I6通过电阻R6和连接成二极管结构的三极管Q4连接，输出基准电压VBG由I6×R6+Vbe_Q4决定，即VBG＝I6×R6+Vbe_Q4＝Vbe_Q4+K*(R6/R7)*ΔVbe，其中Vbe_Q4为三极管Q4的基极发射极电压，I6具有正温度系数，Vbe_Q4具有负温度系数，这样基准电压VBG的温度系数就能调节。启动电路包括NMOS管NCAP，PMOS管PM6，电阻RST；启动时由于电源电压通过电阻RST给NMOS管NCAP充电，节点NST的电压会缓慢上升使PMOS管PM6导通，PMOS管PM3、PM4和PM5的栅极电压被拉低从而导通，这样就有电流注入到带隙基准主体电路而使电路启动；当节点NST的电压充电到电源电压后，PMOS管PM6截止，启动电路关闭。现有带隙基准电路的驱动能力较差，当基准电压VBG的输出端有抽电流时，该电流只能由PMOS管PM5的镜像电流提供，这样流经R6和三极管Q4的电流就会减小或没有，从而基准电压VBG容易下降。
技术实现思路
本专利技术要解决的技术问题是提供一种带隙基准电路，能为输出的基准电压VBG提供一定电流驱动能力。为解决上述技术问题，本专利技术的带隙基准电路，包括：第一PMOS晶体管Pmirr，第一NMOS晶体管NM0，第一运算放大器YF，第一PNP晶体管Q0，第二PNP晶体管Q1，第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R0；第一PMOS晶体管Pmirr的源极与电源电压端VDD相连接，其栅极与电流偏置电路的输出端PB相连接，其漏极与第三电阻R3的一端、第一NMOS晶体管NMO的漏极以及第四电阻R4的一端相连接，该连接的节点作为带隙基准电路的基准电压VBG输出端；所述第三电阻R3的另一端与第一电阻R1的一端和第二电阻R2的一端相连接；所述第一电阻R1的另一端与第一PNP晶体管Q0的发射极和第一运算放大器YF的反向输入端相连接；第一PNP晶体管Q0的基极和集电极接地；所述第一运算放大器YF的正向输入端与第二电阻R2的另一端和第六电阻R0的一端相连接，第六电阻R0的另一端与第二PNP晶体管Q1的发射极相连接；第二PNP晶体管Q1的基极和集电极接地；所述第一运算放大器YF的输出端与第一NMOS晶体管NM0的栅极相连接，第一NMOS晶体管NM0的源极接地；所述第四电阻R4的另一端与第五电阻R5的一端相连接，第五电阻R5的另一端接地。采用本专利技术的带隙基准电路无需缓冲器，输出基准电压可提供一定驱动；同样功耗下，由于共用了第六电阻R0和Q1、两倍电流流经第三电阻R3，能够节省芯片的面积；可线性分压输出小于VBG的任意基准电压；分压电压VREF可实现线性修调。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明：图1是传统的带隙基准电路原理图；图2改进的带隙基准电路一实施例原理图；图3是驱动能力仿真示意图。具体实施方式结合图2所示，该图是改进的带隙基准电路一实施例，在该实施例中还包括一为所述带隙基准电路提供偏置电流的电流偏置电路，以及该电流偏置电路的启动电路。所述电流偏置电路的启动电路，包括：第四PMOS晶体管PSTP，第五PMOS晶体管PST和第四NMOS晶体管Ncap。第四PMOS晶体管PSTP的源极和第五PMOS晶体管PST的源极与电源电压端VDD相连接，其栅极与所述电流偏置电路中第二PMOS晶体管PM0、第三PMOS晶体管PM1的栅极相连接。第四PMOS晶体管PSTP的漏极与第五PMOS晶体管PST的栅极和第四NMOS晶体管Ncap的栅极相连接。第四NMOS晶体管Ncap的源极和漏极接地。所述电流偏置电路，包括：第二PMOS晶体管PM0、第三PMOS晶体管PM1、第二NMOS晶体管NM1和第三NMOS晶体管NM2，以及第七电阻Rb。第二PMOS晶体管PM0的源极和第三PMOS晶体管PM1的源极与电源电压端VDD相连接。第二PMOS晶体管PM0的栅极与第三PMOS晶体管PM1的栅极和漏极以及第三NMOS晶体管NM2和漏极相连接。第二PMOS晶体管PM0的漏极与第二NMOS晶体管NM1的栅极和漏极、第三NMOS晶体管NM2栅极和所述启动电路中第五PMOS晶体管PST的漏极相连接。所述第二NMOS晶体管NM1的源极接地，第三NMOS晶体管NM2的源极与第七电阻Rb的一端相连接，第七电阻Rb的另一端接地。所述带隙基准电路，包括：第一PMOS晶体管Pmirr，第一NMOS晶体管NM0，第一运算放大器YF1，第一PNP晶体管Q0，第二PNP晶体管Q1，第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R0。第一PMOS晶体管Pmirr的源极与电源电压端VDD相连接，其栅极与电流偏置电路的输出端PB相连接，其漏极与第三电阻R3的一端、第一NMOS晶体管NMO的漏极以及第四电阻R4的一端相连接，该连接的节点作为带隙基准电路的基准电压VBG输出端。所述第三电阻R3的另一端与第一电阻R1的一端和第二电阻R2的一端相连接。所述第一电阻R1的另一端与第一PNP晶体管Q0的发射极和第一运算放大器YF1的反向输入端相连接；第一PNP晶体管Q0的基极和集电极接地。所述第一运算放大器YF1的正向输入端与第二电阻R2的另一端和第六电阻R0的一端相连接，第六电阻R0的另一端与第二PNP晶体管Q1的发射极相连接；第二PNP晶体管Q1的基极和集电极接地。所述第一运算放大器YF1的输出端与第一NMOS晶体管NM0的栅极相连接，第一NMOS晶体管NM0的源极接地。所述第四电阻R4的另一端与第五电阻R5的一端相连接，第五电阻R5的另一端接地。第四电阻R4和第五电阻R5分压产生分压电压VREF；电源上电后，电流偏置电路先建立，第一PMOS晶体管Pmirr镜像所述电流本文档来自技高网...

【技术保护点】
一种带隙基准电路，其特征在于，包括：第一PMOS晶体管(Pmirr)，第一NMOS晶体管(NMO)，第一运算放大器(YF)，第一PNP晶体管(Q0)，第二PNP晶体管(Q1)，第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R0)；第一PMOS晶体管(Pmirr)的源极与电源电压端VDD相连接，其栅极与电流偏置电路的输出端PB相连接，其漏极与第三电阻(R3)的一端、第一NMOS晶体管(NMO)的漏极以及第四电阻(R4)的一端相连接，该连接的节点作为带隙基准电路的基准电压VBG输出端；所述第三电阻(R3)的另一端与第一电阻(R1)的一端和第二电阻(R2)的一端相连接；所述第一电阻(R1)的另一端与第一PNP晶体管(Q0)的发射极和运算放大器(YF)的反向输入端相连接；第一PNP晶体管(Q0)的基极和集电极接地；所述第一运算放大器(YF)的正向输入端与第二电阻(R2)的另一端和第六电阻R0的一端相连接，第六电阻(R0)的另一端与第二PNP晶体管(Q1)的发射极相连接；第二PNP晶体管(Q1)的基极和集电极接地；所述第一运算放大器(YF)的输出端与第一NMOS晶体管(NMO)的栅极相连接，第一NMOS晶体管(NMO)的源极接地；所述第四电阻(R4)的另一端与第五电阻(R5)的一端相连接，第五电阻(R5)的另一端接地。...

【技术特征摘要】
1.一种带隙基准电路，其特征在于，包括：第一PMOS晶体管(Pmirr)，第一NMOS晶体管(NMO)，第一运算放大器(YF)，第一PNP晶体管(Q0)，第二PNP晶体管(Q1)，第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R0)；第一PMOS晶体管(Pmirr)的源极与电源电压端VDD相连接，其栅极与电流偏置电路的输出端PB相连接，其漏极与第三电阻(R3)的一端、第一NMOS晶体管(NMO)的漏极以及第四电阻(R4)的一端相连接，该连接的节点作为带隙基准电路的基准电压VBG输出端；所述第三电阻(R3)的另一端与第一电阻(R1)的一端和第二电阻(R2)的一端相连接；所述第一电阻(R1)的另一端与第一PNP晶体管(Q0)的发射极和运算放大器(YF)的反向输入端相连接；第一PNP晶体管(Q0)的基极和集电极接地；所述第一运算放大器(YF)的正向输入端与第二电阻(R2)的另一端和第六电阻R0的一端相连接，第六电阻(R0)的另一端与第二PNP晶体管(Q1)的发射极相连接；第二PNP晶体管(Q1)的基极和集电极接地；所述第一运算放大器(YF)的输出端与第一NMOS晶体管(NMO)的栅极相连接，第一NMOS晶体管(NMO)的源极接地；所述第四电阻(R4)的另一端与第五电阻(R5)的一端相连接，第五电阻(R5)的另一端接地。2.如权利要求1所述的带隙基准电路，其特征在于，还包括：一电流偏置电路,其包括：第二PMOS晶体管(PM0)、第三PMOS晶体管(PM1)、第二NMOS晶体管(NM1)和第三NMOS晶体管(NM2)，以及第七电阻(Rb)；第二PMOS晶体管(PM0)和第三PMOS晶体管(PM1)的源极与电源电压端VDD相连接；第二P...

【专利技术属性】
技术研发人员：周宁，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31