能隙参考电路制造技术

本发明专利技术涉及一种能隙参考电路，包含第一电流源至第四电流源、一运算放大器、第一至第三双极性晶体管、一分压电路、一第一电阻以及一第二电阻。该第二双极性晶体管具有接收来自该分压电路的一偏压电压的一基极。该第一电阻电气连接于该第三电流源和该第三双极性晶体管之间。该第二电阻电气连接于该第四电流源和一接地电压之间。该第四电流源和该第二电阻的一交叉点提供一能隙参考电压。

【技术实现步骤摘要】

本专利技术涉及一种能隙参考电路。
技术介绍
能隙参考电路用于产生准确的输出电压。能隙参考电路所产生的输出电压不会受制造工艺、供应电源和温度变化的影响。因此，能隙参考电路可广泛使用于各种的模拟电路和数字电路中，这些电路在运作时需要准确的参考电压。图1例示一常见的能隙参考电路100。参照图1，该能隙参考电路100包含PMOS晶体管M1、M2和M3，一运算放大器OP，电阻R1和R2以及双极性晶体管(bipolar transistor)Q1、Q2和Q3。当忽略基极电流时，该能隙参考电路100的输出电压VOUT可以表示为: VOUT = VEB 3 + VT × ln N × ( R 2 R 1 ) - - - ( 1 ) ]]>其中，VEB3为双极性晶体管Q3的发射极-基极间电压差，VT为室温时的热电压(thermal voltage)，N为双极性晶体管Q2的发射极面积(emitter area)和双极性晶体管Q1的发射极面积的比例。如方程式(1)所示，在调整电阻R2和R1的阻值比例后，该能隙参考电路100可以提供具有零温度系数的稳定输出电压VOUT。该电压VOUT的电压电平约为1.25V，接近于硅能隙(energy gap)的电子伏(electron volt)，亦即，硅能隙参考电压。参照图1，使该能隙参考电路100能维持正常运作的供应电源VDD的最低电压电平为: VDD = | VDS | + VEB 3 + VT × ln N × ( R 1 R 2 ) - - - ( 2 ) ]]>其中∣VDS∣为PMOS晶体管M1的漏极-源极间电压差。由方程式(2)中可发现，由于VEB3的电压电平约为0.7V，该供应电源VDD的电压电平须大于1.8V方能使该能隙参考电路100维持正常运作。
技术实现思路
本专利技术目的在于提供一种能隙参考电路，以产生具有稳定的输出电压。依据本专利技术一实施例，该能隙参考电路包含一第一电流源、一第二电流源、一第三电流源、一第四电流源、一运算放大器、一第一双极性晶体管、一分压电路、一第二双极性晶体管、一第三双极性晶体管、一第一电阻及一第二电阻。该运算放大器电气连接至第一至第四电流源。该第一双极性晶体管具有电气连接至该第一电流源的一发射极，和具有电气连接至一接地电压的一基极和一集电极。该分压电路电气连接于该第一双极性晶体管的该发射极和该基极之间，该分压电路提供比例于该第一双极性晶体管的发射极-基极间电压差的一偏压电压。该第二双极性晶体管具有用以接收该偏压电压的一基极，具有电气连接至该第二电流源的一发射极，和具有电气连接至该接地电压的一集电极。该第三双极性晶体管具有电气连接至该接地电压的一集电极和一基极。该第一电阻电气连接于该第三电流源和该第三双极性晶体管的一发射极之间。该第二电阻电气连接于该第四电流源和该接地电压之间。该第四电流源和该第二电阻的一交叉点提供一能隙参考电压。附图说明图1例示一常见的能隙参考电路。图2显示结合本专利技术一实施例的能隙参考电路的电路图。附图标记说明100 能隙参考电路200 能隙参考电路22 电流源单元24 分压电路M1,M2,M3,M4 PMOS晶体管OP 运算放大器Q1,Q2,Q3,Q4 双极性晶体管R1,R2,R3,R4 电阻具体实施方式图2显示结合本专利技术一实施例的能隙参考电路200的电路图。如图2所示，该能隙参考电路200包含一电流源单元22、一分压电路24、一运算放大器OP、电阻R1和R2以及多个双极性晶体管Q1、Q2和Q3。该电流源单元22用以提供稳定的电流I1、I2、I3及I4。在本实施例中，该电流源单元22是由四个PMOS晶体管M1、M2、M3和M4所组成的一电流镜单元。参照图2，这些PMOS晶体管M1、M2、M3及M4中的每个具有电气连接至一供应电源VDD的一源极和具有电气连接至该运算放大器OP的一输出端的一栅极。由于这些PMOS晶体管M1、M2、M3及M4的栅极连接在一起，且PMOS晶体管M1、M2、M3及M4的源极电性连接至共同的供应电源VDD，流过PMOS晶体管M1的电流I1、流过PMOS晶体管M2的电流I2、流过PMOS晶体管M3的电流I3及流过PMOS晶体管M4的电流I4会正比于PMOS晶体管的宽长比(W/L ratio)。参照图2，该双极性晶体管Q1具有电气连接至该PMOS晶体管M1的漏极和该分压电路24的一发射极，和具有电气连接至一接地端的一基极和一集电极。该双极性晶体管Q2具有电气连接至该PMOS晶体管M2的漏极的一发射极，具有电气连接至来自该分压电路24的一电压VA的一基极，和具有电气连接至该接地端的一集电极。该双极性晶体管Q3具有电气连接至该接地端的一集电极和一基极。该电阻R1电气连接于该PMOS晶体管M3的一漏极和该双极性晶体管Q3的一发射极之间。如图2所示，该运算放大器OP具有电气连接至该PMOS晶体管M3的该漏极的一正输入端，具有电气连接至该PMOS晶体管M2的该漏极的一负输入端，和具有电气连接至这些PMOS晶体管M1、M2、M3及M4的栅极的一输出端。该放大器OP和PMOS晶体管M2和M3构成一负反馈回路，使得输入端电压VD1和VD3实质上相同。因此，电压VD1和VD3可表示为:VD1＝VD3＝VA+VEB2＝VEB3+I3×R1 (3)其中，VEB2为该双极性晶体管Q2的发射极-基极间电压差，VEB3为双极性晶体管Q3的发射极-基极间电压差。参照图2，该分压电路24电气连接至该双极性晶体管Q1的该发射极。在本实施例中，该分压电路24是由两个串联连接的电阻R3和R4所组成。因此，该分压电路24提供的电压VA比例于该双极性晶体管Q1的发射极-
基极间电压差，故该电压VA可以表示为: VA = VEB 1 × R 4 R 3 + R 4 本文档来自技高网...

【技术保护点】
一种能隙参考电路，包括：第一电流源；第二电流源；第三电流源；第四电流源；运算放大器，电气连接至第一至第四电流源；第一双极性晶体管，其具有电气连接至所述第一电流源的发射极，和具有电气连接至接地电压的基极和集电极；分压电路，电气连接于所述第一双极性晶体管的发射极和基极之间，所述分压电路提供比例于所述第一双极性晶体管的发射极‑基极间电压差的偏压电压；第二双极性晶体管，其具有用以接收所述偏压电压的基极，具有电气连接至所述第二电流源的发射极，和具有电气连接至所述接地电压的集电极；第三双极性晶体管，其具有电气连接至所述接地电压的集电极和基极；第一电阻，其电气连接于所述第三电流源和所述第三双极性晶体管的发射极之间；以及第二电阻，其电气连接于所述第四电流源和所述接地电压之间；其中，所述第四电流源和所述第二电阻的交叉点提供能隙参考电压。

【技术特征摘要】
1.一种能隙参考电路，包括：第一电流源；第二电流源；第三电流源；第四电流源；运算放大器，电气连接至第一至第四电流源；第一双极性晶体管，其具有电气连接至所述第一电流源的发射极，和具有电气连接至接地电压的基极和集电极；分压电路，电气连接于所述第一双极性晶体管的发射极和基极之间，所述分压电路提供比例于所述第一双极性晶体管的发射极-基极间电压差的偏压电压；第二双极性晶体管，其具有用以接收所述偏压电压的基极，具有电气连接至所述第二电流源的发射极，和具有电气连接至所述接地电压的集电极；第三双极性晶体管，其具有电气连接至所述接地电压的集电极和基极；第一电阻，其电气连接于所述第三电流源和所述第三双极性晶体管的发射极之间；以及第二电阻，其电气连接于所述第四电流源和所述接地电压之间；其中，所述第四电流源和所述第二电阻的交叉点提供能隙参考电压。2.根据权利要求1所述的能隙参考电路，其中所述第一电流源由PMOS晶体管所构成，其具有电气连接至供应电源的源极，具有电气连接至所述运算放大器的输出端的栅极，和具有电气连接至所述第一双极性晶体管的发射极的漏极。3.根据权利要求2所述的能隙参考电路，其中所述第二电流源由PMOS晶体管所构成，其具有电气连接至所述供应电源的源极，具有电气连接至所述运算放大器的所述输出端的栅极，和具有电气连接至所述第二双极性晶体管的发射极和所述运算放大器的...

【专利技术属性】
技术研发人员：粘书瀚，
申请(专利权)人：晶豪科技股份有限公司，
类型：发明
国别省市：中国台湾;71