一种低压差线性稳压器制造技术

本发明专利技术提供一种低压差线性稳压器，包括运算放大器、输出开关管、第一电阻模块和第二电阻模块，还包括：第一开关管，控制端接收预设时钟信号，第一端与电源相连，第二端与运算放大器的电源端相连；预设时钟信号中低高电平的占空比为a:b，0＜a＜b；第二开关管，控制端接收预设时钟信号，第一端与运算放大器的输出端相连，第二端与输出开关管的控制端相连；电容模块，一端分别与第二开关管的第二端和输出开关管的控制端相连，当输出开关管为第一NMOS管时，另一端接地，当输出开关管为第一PMOS管时，另一端与电源相连；第三开关管，第一端与第二电阻模块相连，控制端接收预设时钟信号的反相信号，第二端接地。本发明专利技术的功耗低。

A low dropout linear regulator

The invention provides a low dropout linear regulator, including operational amplifier, the output switch, a first resistor and the second resistor module module also includes a first switch, a control terminal receives the preset clock signal, the first end is connected with the power supply, the second ends of the operational amplifier is connected with the preset clock signal; low high level accounted for the air is a:b, 0 < a < B; second switch control end receives the preset clock signal, the first end and the operational amplifier is connected to the output terminal and the output control second switches connected; capacitor module, switch control end connected to the second terminal and the second output switch tube is connected. When the output switch for the first NMOS tube, the other end of the ground, when the output switch for the first PMOS tube, the other end is connected with a power supply; the third switch tube, a first end and a second electric The control terminal receives an inverting signal of the preset clock signal, and the second terminal is grounded. The present invention has low power consumption.

【技术实现步骤摘要】
一种低压差线性稳压器
本专利技术涉及电路
，特别是涉及一种低压差线性稳压器。
技术介绍
现代社会里，涌现了越来越多的手持电子产品，这些产品大都采用电池供电。电池作为一种电源，其输出电压在使用周期内不是固定不变的，而是随着使用时间而逐渐下降。且电池电压通常都高于芯片的正常工作电压，例如一些应用里电池电压为3.6V，而芯片内电路的工作电压只要2.5V就够了。这种情况下，芯片内就需要集成一个低压差线性稳压器，保证只要电池电压高于2.5V，低压差线性稳压器即输出稳定的2.5V，使得电路可以安全可靠地运行。现有低压差线性稳压器的电路如图1所示：VCC’为输入电源，Vout’为输出电压，Vref’为输入基准电压，N1’为输出NMOS管。运算放大器AMP’通过负反馈使得运算放大器AMP’两个输入端的电压趋于一致，则输出电压VOUT’＝VREF’*(R1’+R2’)/R2’。现有低压差线性稳压器存在以下缺点：使用电池的手持电子产品对功耗有苛刻的要求，功耗越小就意味着电池可以工作更长的时间。而图1中低压差线性稳压器需要始终处于工作状态，其功耗很大，无法满足芯片的功耗需求。
技术实现思路
鉴于上述问题，本专利技术实施例的目的在于提供一种低压差线性稳压器，以解决现有低压差线性稳压器静态功耗大的问题。为了解决上述问题，本专利技术实施例公开了一种低压差线性稳压器，包括运算放大器、输出开关管、第一电阻模块和第二电阻模块，所述低压差线性稳压器还包括：第一开关管，所述第一开关管的控制端接收预设时钟信号，所述第一开关管的第一端与电源相连，所述第一开关管的第二端与所述运算放大器的电源端相连；所述预设时钟信号中低电平和高电平的占空比为a:b，0＜a＜b；第二开关管，所述第二开关管的控制端接收所述预设时钟信号，所述第二开关管的第一端与所述运算放大器的输出端相连，所述第二开关管的第二端与所述输出开关管的控制端相连；电容模块，所述电容模块的一端分别与所述第二开关管的第二端和所述输出开关管的控制端相连，当所述输出开关管为第一NMOS管时，所述电容模块的另一端接地，当所述输出开关管为第一PMOS管时，所述电容模块的另一端与所述电源相连；第三开关管，所述第三开关管的第一端与所述第二电阻模块相连，所述第三开关管的控制端接收所述预设时钟信号的反相信号，所述第三开关管的第二端接地；当所述预设时钟信号为低电平时，所述第一开关管、所述第二开关管、所述第三开关管和所述输出开关管导通；当所述预设时钟信号为高电平时，所述第一开关管、所述第二开关管、所述第三开关管关闭，所述输出开关管导通。可选地，所述第一开关管为第二PMOS管。可选地，所述第二开关管为第三PMOS管。可选地，所述第三开关管为第二NMOS管。可选地，所述电容模块包括至少一个电容。可选地，所述预设时钟信号中低电平和高电平的占空比为1:n，n大于1。可选地，所述低压差线性稳压器还包括：时钟产生电路，所述时钟产生电路分别与所述第一开关管的控制端、所述第二开关管的控制端和所述第三开关管的控制端相连，所述时钟产生电路用于产生所述预设时钟信号和所述预设时钟信号的反相信号。可选地，所述时钟产生电路包括：第一反相模块，包括2m+1个依次连接的第一反相器，所述第一反相模块的输入端与输出端相连；其中，m为大于0的整数；分频器，所述分频器的输入端与所述第一反相模块的输出端相连，所述分频器用于对所述第一反相模块的输出时钟进行分频，并输出所述预设时钟信号；第二反相模块，包括2p+1个依次连接的第二反相器，所述第二反相模块的输入端与所述分频器的输出端相连，所述第二反相模块对所述预设时钟信号进行反相，以输出所述预设时钟信号的反相信号；其中，p为大于或等于0的整数。可选地，所述第一电阻模块为第一电阻，所述第二电阻模块为第二电阻。本专利技术实施例的低压差线性稳压器包括以下优点：在运算放大器的电源端和电源之间设置第一开关管，在运算放大器的输出端和输出开关管的控制端之间设置第二开关管和电容模块，以及在第二电阻模块和地之间设置第三开关管，进而通过预设时钟信号控制第一开关管和第二开关管，以及通过预设时钟信号的反相信号控制第三开关管，其中，预设时钟信号中低电平和高电平的占空比为a:b，0＜a＜b，当预设时钟信号为低电平时，第一开关管、第二开关管、第三开关管和输出开关管导通，电容模块储存电荷，低压差线性稳压器处于工作状态；当预设时钟信号为高电平时，第一开关管、第二开关管、第三开关管关闭，输出开关管导通，电容模块释放电荷，低压差线性稳压器处于停止工作状态。这样，本专利技术实施例的低压差线性稳压器无需始终处于工作状态，仅在预设时钟信号为低电平时处于工作状态，与现有低压差线性稳压器相比，功耗极低。附图说明图1是现有低压差线性稳压器的电路结构示意图；图2是本专利技术的一种低压差线性稳压器实施例的电路结构示意图；图3是本专利技术的另一种低压差线性稳压器实施例的电路结构示意图；图4是本专利技术的一种低压差线性稳压器实施例中时钟产生电路的结构示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。本专利技术实施例的低压差线性稳压器可以包括运算放大器1、输出开关管2、第一电阻模块3和第二电阻模块4，低压差线性稳压器还可以包括：第一开关管5，第一开关管5的控制端接收预设时钟信号A，第一开关管5的第一端与电源相连，第一开关管5的第二端与运算放大器1的电源端相连，电源电压为VCC；预设时钟信号A中低电平和高电平的占空比为a:b，0＜a＜b；第二开关管6，第二开关管6的控制端接收预设时钟信号A，第二开关管6的第一端与运算放大器1的输出端相连，第二开关管6的第二端与输出开关管2的控制端相连；电容模块7，电容模块7的一端分别与第二开关管6的第二端和输出开关管2的控制端相连，当输出开关管2为第一NMOS管N1时，电容模块7的另一端接地，当输出开关管2为第一PMOS管P1时，电容模块7的另一端与电源相连；第三开关管8，第三开关管8的第一端与第二电阻模块4相连，第三开关管8的控制端接收预设时钟信号A的反相信号A_D，第三开关管8的第二端接地；当预设时钟信号A为低电平时，第一开关管5、第二开关管6、第三开关管8和输出开关管2导通，低压差线性稳压器处于正常工作状态，运算放大器1给电容模块7充电；当预设时钟信号A为高电平时，第一开关管5、第二开关管6、第三开关管8关闭，输出开关管2导通，低压差线性稳压器处于停止工作状态，电容模块7向输出开关管2漏电。这样，低压差线性稳压器正常工作的时间比较短，而停止工作的时间比较长，那么在预设时钟信号A整个周期中，低压差线性稳压器平均功耗就会很低。假设低压差线性稳压器正常工作时的平均电流为I，则在预设时钟信号A整个周期中，低压差线性稳压器的平均电流为I/(b/a+1)，因此，b/a越大，在预设时钟信号A整个周期中，低压差线性稳压器的平均电流越小，平均功耗越低。例如，在本专利技术的一个实施例中，预设时钟信号A中低电平和高电平的占空比为1:n，n大于1，即此时，a＝1，b＝n，由于电容模块7的漏电一般很小，所以可以设置n大于1。若低压差线性稳压器正常工作时的平均电流为I，则在预设时钟信号A整个周期中，低压差线性稳压本文档来自技高网...

【技术保护点】
一种低压差线性稳压器，其特征在于，包括运算放大器、输出开关管、第一电阻模块和第二电阻模块，所述低压差线性稳压器还包括：第一开关管，所述第一开关管的控制端接收预设时钟信号，所述第一开关管的第一端与电源相连，所述第一开关管的第二端与所述运算放大器的电源端相连；所述预设时钟信号中低电平和高电平的占空比为a:b，0＜a＜b；第二开关管，所述第二开关管的控制端接收所述预设时钟信号，所述第二开关管的第一端与所述运算放大器的输出端相连，所述第二开关管的第二端与所述输出开关管的控制端相连；电容模块，所述电容模块的一端分别与所述第二开关管的第二端和所述输出开关管的控制端相连，当所述输出开关管为第一NMOS管时，所述电容模块的另一端接地，当所述输出开关管为第一PMOS管时，所述电容模块的另一端与所述电源相连；第三开关管，所述第三开关管的第一端与所述第二电阻模块相连，所述第三开关管的控制端接收所述预设时钟信号的反相信号，所述第三开关管的第二端接地；当所述预设时钟信号为低电平时，所述第一开关管、所述第二开关管、所述第三开关管和所述输出开关管导通；当所述预设时钟信号为高电平时，所述第一开关管、所述第二开关管、所述第三开关管关闭，所述输出开关管导通。...

【技术特征摘要】
1.一种低压差线性稳压器，其特征在于，包括运算放大器、输出开关管、第一电阻模块和第二电阻模块，所述低压差线性稳压器还包括：第一开关管，所述第一开关管的控制端接收预设时钟信号，所述第一开关管的第一端与电源相连，所述第一开关管的第二端与所述运算放大器的电源端相连；所述预设时钟信号中低电平和高电平的占空比为a:b，0＜a＜b；第二开关管，所述第二开关管的控制端接收所述预设时钟信号，所述第二开关管的第一端与所述运算放大器的输出端相连，所述第二开关管的第二端与所述输出开关管的控制端相连；电容模块，所述电容模块的一端分别与所述第二开关管的第二端和所述输出开关管的控制端相连，当所述输出开关管为第一NMOS管时，所述电容模块的另一端接地，当所述输出开关管为第一PMOS管时，所述电容模块的另一端与所述电源相连；第三开关管，所述第三开关管的第一端与所述第二电阻模块相连，所述第三开关管的控制端接收所述预设时钟信号的反相信号，所述第三开关管的第二端接地；当所述预设时钟信号为低电平时，所述第一开关管、所述第二开关管、所述第三开关管和所述输出开关管导通；当所述预设时钟信号为高电平时，所述第一开关管、所述第二开关管、所述第三开关管关闭，所述输出开关管导通。2.根据权利要求1所述的低压差线性稳压器，其特征在于，所述第一开关管为第二PMOS管。3.根据权利要求1所述的低压差线性稳压器，其特征在于，所述第二...

【专利技术属性】
技术研发人员：方海彬，刘铭，
申请(专利权)人：北京兆易创新科技股份有限公司，合肥格易集成电路有限公司，
类型：发明
国别省市：北京,11