数字低压差稳压器实现稳压的方法及数字低压差稳压器技术

本文公开了一种数字低压差稳压器实现稳压的方法及数字低压差稳压器，包括：获取连续两次或两次以上输出电压与基准电压相等时，两个或两个以上控制晶体管导通数目的第一数值；根据获得的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值；利用第二数值控制数字低压差稳压器中晶体管导通数量。本申请提供的技术方案中，第二数值控制导通的晶体管数值与稳定时的数值相近，这样，实现了D‑LDO输出电压的可快速稳定，提高了D‑LDO输出电压响应速度，使得D‑LDO更快地达到了输出电压稳定，减少了D‑LDO稳定所需时间，从而缩短了D‑LDO的启动时间，也在一定程度上减弱了振铃现象。

Method for realizing voltage regulation of digital low dropout voltage regulator and digital low dropout voltage regulator

This paper discloses a digital low dropout voltage regulator to realize voltage method and digital low dropout voltage regulator, including obtaining two consecutive times or more than two times the output voltage and the reference voltage is equal to two or more than two the number of turns on the first transistor control value; according to the two or two above the first value, second numerical control transistor number calculation output voltage stability; using second numerical control digital low dropout voltage regulator in transistor number. The technical proposal of the application in the numerical control and stable numerical value of second transistor is similar, so, to achieve the D LDO output voltage can be fast and stable, improve the speed of D LDO output voltage response, the D LDO quickly reached a stable output voltage, reduces the required D LDO stable, so as to shorten the startup time of the LDO D, has also weakened the ringing phenomenon in a certain extent.

【技术实现步骤摘要】
数字低压差稳压器实现稳压的方法及数字低压差稳压器
本专利技术涉及但不限于电源管理技术，尤指一种数字低压差稳压器实现稳压的方法及数字低压差稳压器。
技术介绍
低压差(LDO，LowDropoutRegulator)稳压器作为电源管理电路已被广泛应用在便携式电子设备、无线能量传输系统等领域。图1为相关技术中数字LDO(D-LDO)的电路原理示意图，如图1所示，输出电压Vout与基准电压Vref比较后输出到计数器中控制计数器数值的增减，计数器将数值传递给译码器，译码器再通过译码得到的信息控制P沟道金属氧化物半导体(PMOS)晶体管阵列的导通数目，从而控制输出电压Vout，输出电压Vout再反馈回比较器中与基准电压Vref比较，如此反复，最终实现输出稳定。振铃现象指：信号在传输的过程中遇到阻抗的变化，而使得在输出端表现为输出信号为振荡的波形。在D-LDO中，是利用输出端的PMOS晶体管导通的数值变化量来实现输出电压的调整的，同时输入信号即输出信号的反馈信号需要通过比较器、计数器、存储器及除法器等电路逻辑单元，信号传输过程中各处的阻抗肯定是有差别的，所以在输出端表现为输出电压信号不是稳定的信号，而是振荡严重的信号。也就是说，由于振铃现象，D-LDO在输出端会经过多次的振荡才能实现输出稳定输出，这样，严重降低了D-LDO输出电压响应速度，使得D-LDO需要花费更长的时间来达到输出电压稳定，从而增加了D-LDO的启动时间。
技术实现思路
本专利技术提供一种数字低压差稳压器实现稳压的方法及数字低压差稳压器，能够提高D-LDO输出电压响应速度，缩短D-LDO的启动时间。为了达到本专利技术目的，本专利技术提供了一种数字低压差稳压器实现稳压的方法，包括：获取连续两次或两次以上输出电压与基准电压相等时，两个或两个以上控制晶体管导通数目的第一数值；根据获得的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值；利用第二数值控制数字低压差稳压器中晶体管导通数量。可选地，所述第一数值包括连续三次输出电压与基准电压相等时的三个第一数值。可选地，所述三个第一数值包括：数值C1、数值C2和数值C3；所述计算输出电压稳定输出时控制晶体管导通数目的第二数值Cm包括：Cm＝(1/2)[(1/2)(C1+C3)+C2]。可选地，所述晶体管包括P沟道金属氧化物半导体PMOS晶体管、和/或N沟道金属氧化物半导体NMOS晶体管、和/或薄膜晶体管TFT。本申请还提供了一种数字低压差稳压器，包括模数转换单元、比较单元、译码单元，以及晶体管阵列，还包括：计数单元、存储单元，以及计算单元；其中，计数单元，用于根据来自比较单元的比较结果控制计数器数值的增减，并按照预先设置的次数将连续两次或两次以上输出电压与基准电压相等时的第一数值输出给存储单元；将来自计算单元的第二数值作为控制晶体管阵列中晶体管导通数量的计数器数值输出给译码单元；存储单元，用于存储来自计数单元的第一数值；计算单元，用于根据存储单元存储的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值，并将得到的第二数值输出给计数单元。可选地，所述第一数值包括连续三次输出电压与基准电压相等时的三个第一数值；所述存储单元包括三个存储器，分别用于存储三个第一数值。可选地，所述计算单元包括分别用于对所述三个第一数值进行运算的除法器，以及对三个除法器的结果进行运算的加法器。可选地，所述计算单元包括分别用于对所述三个第一数值进行运算的移位寄存器，以及对三个除法器的结果进行运算的加法器。可选地，所述晶体管包括P沟道金属氧化物半导体PMOS晶体管、和/或N沟道金属氧化物半导体NMOS晶体管、和/或薄膜晶体管TFT。与现有技术相比，本专利技术方法包括：获取连续两次或两次以上输出电压与基准电压相等时，两个或两个以上控制晶体管导通数目的第一数值；根据获得的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值；利用第二数值控制数字低压差稳压器中晶体管导通数量。本申请提供的技术方案中，第二数值控制导通的晶体管数值与稳定时的数值相近，这样，实现了D-LDO输出电压的可快速稳定，提高了D-LDO输出电压响应速度，使得D-LDO更快地达到了输出电压稳定，减少了D-LDO稳定所需时间，从而缩短了D-LDO的启动时间，也在一定程度上减弱了振铃现象。本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为相关技术中D-LDO的电路原理示意图；图2为本申请数字低压差稳压器实现稳压的方法的流程图；图3为D-LDO输出电压和PMOS晶体管导通数目的关系示意图；图4为本申请数字低压差稳压器的组成结构示意图；图5为本申请数字低压差稳压器的实施例的电路组成示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，下文中将结合附图对本专利技术的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。能否快速达到输出稳定是D-LDO设计的一个重要指标。为了解决D-LDO输出电压响应速度较慢的问题，本申请专利技术人提出：利用启动过程中D-LDO的输出电压变化和PMOS晶体管导通的数值变化之间的关系，获取输出电压稳定输出时的PMOS晶体管导通的数值，进而在输出电压振荡之初就能够按照获得的PMOS晶体管导通的数值直接控制PMOS晶体管的导通以实现快速稳定输出。图2为本申请数字低压差稳压器实现稳压的方法的流程图，数字低压差稳压器启动时，如图2所示，包括以下步骤：步骤200：获取连续两次或两次以上输出电压与基准电压相等时，两个或两个以上控制晶体管导通数目的第一数值。本步骤中的晶体管可以包括PMOS晶体管，也可以包括N沟道MOS(NMOS)晶体管，还可以包括薄膜晶体管(TFT)等。本步骤中，数字低压差稳压器启动时，连续两次或两次以上获取并存储控制晶体管导通数目的两个或两个以上第一数值。较佳的，控制晶体管导通数目的第一数值包括连续三次输出电压与基准电压相等时的三个第一数值。图3为D-LDO输出电压和PMOS晶体管导通数目的关系示意图，在图3所示的实施例中，结合图1，输出电压小于基准电压时，比较器输出的比较信号为“0”；反之即输出电压大于基准电压时，比较器输出的比较信号为“1”。那么，如图3所示，t1时刻时，比较器输出的比较信号经历了从“0”到“1”的跳变，存储此时计数器中的数值C1；t2时刻时，比较器输出的比较信号经历了从“1”到“0”的跳变，存储此时计数器中的数值C2；t3时刻时，比较器输出的比较信号经历了从“0”到“1”的跳变，存储此时计数器中的数值C3。即本步骤中的第一数值在图3所示的实施例中包括数值C1、数值C2和数值C3。步骤201：根据获得的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值。图3所示实施例中，由于数值C1与D-LDO输出电本文档来自技高网...

【技术保护点】
一种数字低压差稳压器实现稳压的方法，其特征在于，包括：获取连续两次或两次以上输出电压与基准电压相等时，两个或两个以上控制晶体管导通数目的第一数值；根据获得的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值；利用第二数值控制数字低压差稳压器中晶体管导通数量。

【技术特征摘要】
1.一种数字低压差稳压器实现稳压的方法，其特征在于，包括：获取连续两次或两次以上输出电压与基准电压相等时，两个或两个以上控制晶体管导通数目的第一数值；根据获得的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值；利用第二数值控制数字低压差稳压器中晶体管导通数量。2.根据权利要求1所述的方法，其特征在于，所述第一数值包括连续三次输出电压与基准电压相等时的三个第一数值。3.根据权利要求2所述的方法，其特征在于，所述三个第一数值包括：数值C1、数值C2和数值C3；所述计算输出电压稳定输出时控制晶体管导通数目的第二数值Cm包括：Cm＝(1/2)[(1/2)(C1+C3)+C2]。4.根据权利要求1～3任一项所述的方法，其特征在于，所述晶体管包括P沟道金属氧化物半导体PMOS晶体管、和/或N沟道金属氧化物半导体NMOS晶体管、和/或薄膜晶体管TFT。5.一种数字低压差稳压器，包括模数转换单元、比较单元、译码单元，以及晶体管阵列，其特征在于，还包括：计数单元、存储单元，以及计算单元；其中，计数单元，用于根据来自比较单元的比较结果控制计数器数值的增减，并按照预先设置的次数将连续...

【专利技术属性】
技术研发人员：冯雪欢，李永谦，徐攀，胡琪，张星，栾梦雨，
申请(专利权)人：京东方科技集团股份有限公司，合肥鑫晟光电科技有限公司，
类型：发明
国别省市：北京,11