包括栅电极的半导体器件制造技术

一种半导体器件，包括：多个第一栅电极，掩埋在包括有源区和器件隔离膜的半导体衬底中；多个结区，包括储存节点结区和置于储存节点结区之间的位线结区；多个储存节点接触插塞，分别置于储存节点结区之上并耦接到储存节点结区；多个储存节点，分别置于储存节点接触插塞之上并耦接到储存节点接触插塞；以及第二栅电极，置于储存节点接触插塞中的对应的一个的侧壁之上。一种垂直晶体管，包括第二栅电极和对应的储存节点接触插塞，并储存从储存节点中的对应的一个储存节点泄漏的电荷。

【技术实现步骤摘要】
【专利说明】包括栅电极的半导体器件相关申请的交叉引用本申请要求于2014年7月24日提交的申请号为10-2014-0094121的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
本公开的实施例涉及一种半导体器件，且更特别地，涉及一种包括栅电极的半导体器件。
技术介绍
一般地，半导体材料具有介于导体和绝缘体之间的中间电导率。尽管在纯态时半导体材料充当绝缘体，通过例如离子注入、或扩散等来将杂质引入半导体材料中，半导体材料的电导率增大。半导体材料被用来制备半导体器件，比如晶体管。例如，半导体器件包括半导体存储器件。半导体存储器件包括多个晶体管。晶体管具有三个区，即栅极、源极和漏极。根据输入到晶体管的栅极的控制信号的电压电平，电荷通过沟道区在源极和漏极之间移动。随着半导体器件尺寸的降低，单元电容(Cs)也降低，这导致保持时间的减少。由于单元电容(Cs)降低，尽管施加基本上相同的偏压到半导体器件，储存在半导体器件中的电荷量仍可以降低。
技术实现思路
本公开的各种实施例指向提供一种解决相关领域的一个或者更多问题的半导体器件。本公开的一个实施例涉及一种半导体器件，所述半导体器件包括能够储存从单元电容器(cell capacitor)泄漏的电荷以使电荷的损失最小化，使得半导体器件的特性提升。根据一个实施例的一个方面，半导体器件包括:多个第一栅电极，掩埋在包括有源区和器件隔离膜的半导体衬底中；多个结区，每个结区置于两个相邻第一栅电极之间的有源区的部分中，结区包括储存节点结区以及置于储存节点结区之间的位线结区；多个储存节点接触插塞，分别置于储存节点结区之上并耦接到储存节点结区；多个储存节点，分别耦接到储存节点接触插塞并置于储存节点接触插塞之上；以及第二栅电极，置于储存节点接触插塞中的对应的一个储存节点接触插塞的侧壁之上，其中垂直晶体管包括第二栅电极和对应的储存节点接触插塞，并储存从储存节点中的对应的一个泄漏的电荷。结区的侧壁与第一栅电极中的对应的一个第一栅电极的侧壁部分地重叠。结区包括N型杂质。第一栅电极和第二栅电极每个均包括栅绝缘膜和金属阻挡层。储存节点接触插塞包括N型多晶娃层或娃外延层、或者两者都被包括。每个储存节点接触插塞包括其中设置了第一 N型层、P型基体以及第二 N型层的n-p-n结构。P型基体置于第一 N型层与第二 N型层之间并包括P型杂质。第二栅电极置于n-p-n结构的P型基体的第一侧壁之上。储存节点接触插塞包括:耦接到储存节点结区中的第一储存节点结区的第一储存节点接触插塞；以及耦接到储存节点结区中的第二储存节点结区的第二储存节点接触插塞，其中置于第一储存节点接触插塞的侧壁之上的第二栅电极与置于第二储存节点接触插塞的侧壁之上的第二栅电极相隔离。位线，其耦接到位线结区并包括顺序地层叠在位线结区之上的位线接触图案和位线导电图案。根据一个实施例的另一方面，半导体器件包括:多个第一栅电极，掩埋在包括有源区和器件隔离膜的半导体衬底中；多个结区，每个结区置于两个相邻第一栅电极之间的有缘区的部分中，多个结区包括储存节点结区和置于储存节点结区之间的位线结区；多个储存节点接触插塞，分别置于储存节点结区之上并耦接到储存节点结区；多个储存节点，分别耦接到储存节点接触插塞并置于储存节点接触插塞之上；以及多个第二栅电极，分别置于第一栅电极之上，且被配置用来阻止置于有源区中的储存节点的电荷泄漏，其中每个第一栅电极和第二栅电极中的对应的一个第二栅电极通过绝缘膜图案而相互隔离。结区包括N型杂质。每个结区包括其中设置了第一 N型结区、P型结区和第二 N型结区的n-p-n结构。P型结区置于第一型结区与第二 N型结区之间且包括P型杂质。第一 N型结区的侧壁与绝缘膜图案的侧壁重叠。P型结区的侧壁与第二栅电极的侧壁重叠。每个第一栅电极和每个第二栅电极包括栅绝缘膜和金属阻挡层。储存节点接触插塞包括N型多晶硅层。半导体器件还包括:位线，耦接到位线结区并包括顺序地层叠在位线结区之上的位线接触图案和位线导电图案。根据一个实施例的另一个方面，半导体器件包括:两个相邻的第一栅电极，一个第一栅电极掩埋在有源区中而另一个第一栅电极掩埋在器件绝缘膜中，所述器件绝缘膜在半导体衬底中定义有源区；储存节点接触结区，置于设置在第一栅电极之间的有源区的部分中；储存节点接触插塞，置于储存节点接触结区之上并包括第一 N型图案、P型基体以及第二 N型图案；储存节点，置于储存节点接触插塞之上；以及第二栅电极，置于P型基体的侧壁之上。需要理解前述的对实施例的总体描述以及接下来的细节描述都不是限制性的，而意在对要求保护的专利技术提供进一步的解释。【附图说明】图1A和IB示出根据本公开的第一实施例的半导体器件。图2A到2N是示出根据本公开的一个实施例的的形成图1A中所示的半导体器件的方法的剖面图。图3A和3B示出根据本公开的第二实施例的半导体器件。图4A到4G是根据本公开的一个实施例的形成所述半导体器件的方法的剖面图。图5是示出根据本公开的第三实施例的半导体器件的剖面图。图6A到6G是示出根据本公开的一个实施例的形成图5中所示半导体器件的方法的剖面图。图7是示出根据本公开的第四实施例的半导体器件的剖面图。图8A到SC是示出根据本公开的一个实施例的形成图7中所示的半导体器件的方法的剖面图。【具体实施方式】现在将详细参考某些实施例，在附图中示出了所述实施例的例子。在所有可能的地方，贯穿整个附图中，相同的附图标记指相同或者类似的部分。在接下来的描述中，此中包含的相关已知的配置或者功能的详细描述可能使得主旨不太清晰，其将被省略。图1A和IB示出了根据本公开的第一实施例的半导体器件。参见图1A，多个第一栅电极112掩埋在包括有源区103和器件隔离膜105的半导体衬底100中。栅绝缘膜109和金属阻挡层110可以被置于有源区103中的第一栅电极112之下。这里，有源区103可以是由P型材料形成。两个第一栅电极112置于有源区103中，而一个第一栅电极置于器件隔离膜105的对应的一个中。密封膜114置于第一栅电极112之上以使得第一栅电极能够相互电隔离。位线结区107b置于介于有源区103中设置的两个第一栅电极112之间的有源区103的上部。储存节点结区107a置于两个第一栅电极112的每个与邻近的掩埋在器件隔离膜105的对应的一个中的第一栅电极112之间的有源区103的上部。位线结区107b和储存节点结区107a可以通过注入与有源区103中的P型杂质具有相反的导电类型的N型杂质来形成。尽管在这个实施例中结区107a和107b包括N型杂质，但实施例不局限于此。在另一个实施例中，可以注入P型杂质来形成结区107a和107b。此外，位线118在位线结区107b之上形成并耦接到位线结区107b。位线118具有层叠结构，所述层叠结构包括位线接触图案118a和位线导电图案118b。此外，在储存节点结区107a之上形成親接到储存节点结区107a的储存节点接触插塞124。储存节点接触插塞124可以包括n-p-n结构，第一 N型多晶硅层124a (此文中也称作第一 N型多晶硅图案)、P型基体124b以及第二 N型多晶硅层124c (此文中也被称作第二 N型多晶硅图案)顺序地层叠在所述n-p-n结构本文档来自技高网...

【技术保护点】
一种半导体器件，包括：多个第一栅电极，掩埋在包括有源区和器件隔离膜的半导体衬底中；多个结区，每个所述结区置于两个相邻第一栅电极之间的所述有源区的部分中，所述结区包括储存节点结区以及置于所述储存节点结区之间的位线结区；多个储存节点接触插塞，分别置于所述储存节点结区之上并耦接到所述储存节点结区；多个储存节点，分别耦接到所述储存节点接触插塞并置于所述储存节点接触插塞之上；以及第二栅电极，置于所述储存节点接触插塞中的一个对应的储存节点接触插塞的侧壁之上，其中，垂直晶体管包括所述第二栅电极和所述对应的储存节点接触插塞，并储存从所述储存节点中的对应的一个储存节点中泄漏的电荷。

【技术特征摘要】
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【专利技术属性】
技术研发人员：权一雄，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR