嵌入式HKMG非易失性存储器制造技术

本发明专利技术涉及一种包括高k金属栅极(HKMG)非易失性存储器(NVM)器件的集成电路(IC)并且提供了小尺寸和高性能的IC及其形成方法。在一些实施例中，集成电路包括具有在衬底上方横向隔开的选择晶体管和控制晶体管的存储区。选择栅电极和控制栅电极分别设置在高k栅极介电层和存储栅极氧化物上方。逻辑区与存储区相邻设置并且具有包括设置在高k栅极介电层和逻辑栅极氧化物上方的金属栅电极的逻辑器件。选择栅电极和控制栅电极可以是多晶硅电极。本发明专利技术实施例涉及嵌入式HKMG非易失性存储器。

【技术实现步骤摘要】
嵌入式HKMG非易失性存储器
本专利技术实施例涉及嵌入式HKMG非易失性存储器。
技术介绍
嵌入式存储器是应用于半导体产业以提高集成电路(IC)性能的技术。嵌入式存储器是非独立的存储器，它与逻辑核芯集成在同一芯片上，并且支持逻辑核芯完成预期的功能。高性能嵌入式存储器保证了高速和宽的总线宽度的能力，从而限制或消除了芯片间的通信。
技术实现思路
根据本专利技术的一个实施例，提供了一种集成电路(IC)，包括：存储区，包括在衬底上方横向隔开的选择晶体管和控制晶体管，其中，所述选择晶体管和所述控制晶体管分别包括设置在高k栅极介电层和存储栅极氧化物上方的选择栅电极和控制栅电极；以及逻辑区，与所述存储区相邻设置并且包括逻辑器件，所述逻辑器件包括设置在所述高k栅极介电层和逻辑栅极氧化物上方的金属栅电极，其中，所述选择栅电极和所述控制栅电极包括多晶硅。根据本专利技术的另一实施例，还提供了一种形成集成电路(IC)的方法，包括：提供包括逻辑区和存储区的衬底，所述存储区包括选择晶体管区和相邻的控制晶体管区；在所述衬底上方、在所述控制晶体管区内形成电荷捕获层；在所述衬底上方形成氧化物层、高k栅极介电层和多晶硅层；图案化所述多晶硅层、所述高k栅极介电层和所述氧化物层以在所述逻辑区内形成逻辑牺牲栅极堆叠件，在所述选择晶体管区内形成选择栅极堆叠件以及在所述控制晶体管区内形成控制栅极堆叠件；以及用金属层替代位于所述逻辑牺牲栅极堆叠件内的所述多晶硅层以在所述逻辑区内形成金属栅电极。根据本专利技术的又一实施例，还提供了一种形成集成电路(IC)的方法，包括：提供包括逻辑区和存储区的衬底，所述逻辑区包括高压器件区、核芯器件区和I/O(输入/输出)器件区，以及所述存储区包括彼此隔开的选择晶体管区和控制晶体管区；在所述衬底上方形成氧化物层、高k栅极介电层和多晶硅层，其中，所述氧化物层共同形成栅极电介质，所述栅极电介质具有用于所述高压器件区的第一厚度、用于所述核芯器件区的第二厚度以及用于所述I/O器件区的第三厚度，使得所述第一厚度、所述第二厚度和所述第三厚度是不同的；图案化所述多晶硅层、所述高k栅极介电层和所述氧化物层以在所述逻辑区内形成高压牺牲栅极堆叠件、核芯牺牲栅极堆叠件和I/O牺牲栅极堆叠件，以及在所述存储区内形成选择栅极堆叠件和控制栅极堆叠件；用金属层替代位于所述逻辑区内的所述多晶硅层以形成金属栅电极，所述金属栅电极用于所述高压器件区内的高压器件、所述核芯器件区内的核芯器件以及所述I/O器件区内的I/O器件极；以及在位于所述存储区内的所述多晶硅层上方和所述金属栅电极上方形成层间介电层。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1示出包括高k金属栅极(HKMG)非易失性存储器(NVM)器件的集成电路(IC)的一些实施例的截面图。图2示出包括HKMGNVM器件的IC的一些额外实施例的截面图。图3至图14示出用于制造包括HKMGNVM器件的IC的方法的一些实施例的一系列截面图。图15示出用于制造包括HKMGNVM器件的IC的方法的一些实施例的流程图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。在新兴技术节点，半导体产业已经开始在单个半导体芯片上集成逻辑器件和存储器件。与采用两个独立的芯片(一个用于存储器，而另一个用于逻辑器件)且由于连接两个芯片的布线或引线导致了不期望的延迟的方法相比，这种集成改善了性能。此外，由于用于制造两种类型的器件的特定工艺步骤的共享使得减少了在同一半导体芯片上集成存储器和逻辑器件的处理成本。嵌入式存储器的一种常见类型是嵌入式闪存器，其可以包括两个晶体管(2T)存储单元的阵列。2T存储单元包括在半导体衬底上方横向隔开的控制晶体管和选择晶体管。控制晶体管的控制栅极通过电荷捕获介电层与衬底分离。高k金属栅极(HKMG)技术也已经成为下一代CMOS器件的一个领先者。HKMG技术采用高k电介质以增加晶体管电容和减少栅极泄漏。金属栅电极用于帮助费米能级钉扎并允许调整栅极到低阈值电压。通过将金属栅电极和高k电介质结合，HKMG技术使得进一步缩放成为可能并且允许集成芯片以降低的功率工作。本专利技术涉及包括小尺寸和高性能的高k金属栅极(HKMG)非易失性存储器(NVM)器件的集成电路(IC)及其形成方法。在一些实施例中，集成电路包括设置在衬底上方的存储区和相邻的逻辑区。逻辑区包括逻辑器件，逻辑器件具有设置在高k栅极介电层和逻辑栅极氧化物上方的金属栅电极，以及存储区包括非易失性存储器(NVM)器件，非易失性存储器(NVM)器件包括被高k栅极介电层和存储栅极氧化物从衬底分离并且彼此横向分隔开的选择晶体管和控制晶体管。选择晶体管包括选择栅电极，以及控制晶体管包括被电荷捕获层从衬底分离的控制栅电极。选择栅电极和控制栅电极包括多晶硅。通过集成HKMG逻辑区和2T存储区，简化了制造工艺使得在新兴技术节点(例如，28nm及以下)中的进一步缩放成为可能。图1示出包括HKMGNVM器件(例如，HKMG2TNVM器件或混合2TNVM器件)的IC100的一些实施例的截面图。IC100包括存储区102和与存储区102相邻设置的逻辑区104。逻辑区104包括设置在衬底106上方的逻辑器件112。逻辑器件112包括设置在高k栅极介电层116上方的金属栅电极114。通过逻辑器件112中具有的HKMG结构，增加了晶体管电容(和驱动电流)并且减少了栅极泄漏和阈值电压。在一些实施例中，金属栅电极114可以通过逻辑栅极氧化物132与衬底106进一步分离。存储区102包括非易失性存储器(NVM)器件118，非易失性存储器(NVM)器件118包括彼此隔开的控制晶体管118a和选择晶体管118b。选择晶体管118b的选择栅电极120和控制晶体管118a的控制栅电极122也设置在高k栅极介电层116上方。选择栅电极120和控制栅电极122包括与金属栅电极114不同的材料。例如，在一些实施例中，选择栅电极120和控制栅电极122可以包括多晶硅。沿着选择栅电极120和控制栅电极122布置源极/漏极区126。控制栅电极122被电荷捕获层124从本文档来自技高网...

【技术保护点】
一种集成电路(IC)，包括：存储区，包括在衬底上方横向隔开的选择晶体管和控制晶体管，其中，所述选择晶体管和所述控制晶体管分别包括设置在高k栅极介电层和存储栅极氧化物上方的选择栅电极和控制栅电极；以及逻辑区，与所述存储区相邻设置并且包括逻辑器件，所述逻辑器件包括设置在所述高k栅极介电层和逻辑栅极氧化物上方的金属栅电极，其中，所述选择栅电极和所述控制栅电极包括多晶硅。

【技术特征摘要】
2015.12.30 US 14/984,0951.一种集成电路(IC)，包括：存储区，包括在衬底上方横向隔开的选择晶体管和控制晶体管，其中，所述选择晶体管和所述控制晶体管分别包括设置...

【专利技术属性】
技术研发人员：吴伟成，陈姿妤，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71