电阻式存储器及其操作方法技术

本发明专利技术公开了一种电阻式存储器及其操作方法。电阻式存储器包括电阻存储单元、主晶体管及辅助晶体管。主晶体管及辅助晶体管的漏极耦接电阻存储单元的一端。当编程电阻存储单元时，主晶体管导通，且辅助晶体管截止。当擦除电阻存储单元时，主晶体管及辅助晶体管导通。

【技术实现步骤摘要】

本专利技术是有关于一种存储器，且特别是有关于一种。
技术介绍
请参照图14及图15,图14绘示为编程传统电阻式存储器的示意图，图15绘示为 擦除传统电阻式存储器的示意图。传统电阻式存储器3的基本结构是以一个晶体管T及一 个电阻存储单元Rm 1所组成。电阻式存储器3本身结构为金属/绝缘层/金属（M頂）结 构。电阻式存储器3通过外加偏压來改变电阻存储单元R rell的电阻值，以执行编程与擦除 的动作。 如图14所示，当编程电阻存储单元Rrell时，晶体管T的栅极及电阻存储单元R_ 被施加偏压+V，且晶体管T的源极被接地（即0V)，使得晶体管T导通。编程电流I p由电阻 存储单元Rm1流向晶体管Τ。亦即，编程电流Ip由晶体管T的漏极流向晶体管T的源极。 如图15绘示，当擦除电阻存储单元Rrell时，晶体管T的栅极及晶体管T的源极被 施加偏压+V，且电阻存储单元I^ 11被接地（即0V)，使得晶体管T导通。擦除电流L由晶 体管T流向电阻存储单元Rrell。亦即，擦除电流L由晶体管T的源极流向晶体管T的漏极。 然而，传统电阻式存储器被擦除时，晶体管的本体效应（Body Effect)将导致擦除电流乙下 降，进而影响传统电阻式存储器的操作效率，并容易造成擦除失败的事故发生。
技术实现思路
本专利技术是有关于一种。 根据本专利技术，提出一种电阻式存储器。电阻式存储器包括电阻存储单元、主晶体管 及辅助晶体管。主晶体管及辅助晶体管的漏极耦接电阻存储单元的一端。当编程电阻存储 单元时，主晶体管导通，且辅助晶体管截止。当擦除电阻存储单元时，主晶体管及辅助晶体 管导通。 根据本专利技术，提出一种电阻式存储器的操作方法。电阻式存储器包括电阻存储单 元、主晶体管及辅助晶体管。操作方法包括：当编程电阻存储单元时，控制与电阻存储单元 耦接的主晶体管导通，且控制与电阻存储单元及主晶体管耦接的辅助晶体管截止；以及当 擦除电阻存储单元时，控制主晶体管及辅助晶体管导通。 为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所 附图式，作详细说明如下：【附图说明】 图1绘示为依照第一实施例的电阻式存储器的存储单元的示意图。 图2绘示为编程电阻存储单元的示意图。 图3绘示为擦除电阻存储单元的示意图。 图4绘示为依照第一实施例的电阻式存储器的电路图。 图5绘示为依照第一实施例的电阻式存储器的电路布局图。 图6绘示为对依照第一实施例的电阻式存储器进行编程的示意图。 图7绘示为对依照第一实施例的电阻式存储器进行擦除的示意图。 图8绘示为对依照第一实施例的电阻式存储器进行读取的示意图。 图9绘示为依照第二实施例的电阻式存储器的电路图。 图10绘示为依照第二实施例的电阻式存储器的电路布局图。 图11绘示为对依照第二实施例的电阻式存储器进行编程的示意图。 图12绘示为对依照第二实施例的电阻式存储器进行擦除的示意图。 图13绘示为对依照第二实施例的电阻式存储器进行读取的示意图。 图14绘示为编程传统电阻式存储器的示意图。 图15绘示为擦除传统电阻式存储器的示意图。 【符号说明】 1、2:电阻式存储器 11 :存储单元 Rrall:电阻存储单元 TM :主晶体管 TA:辅助晶体管 Ip :编程电流 工^乙^擦除电流 DLl ~DL3 :漏极线 SLl ~SL4 :源极线 GLl~GL3 :主栅极线 GLlA~GL3A:辅助栅极线 +Vp_DL、+Vr_DL :漏极偏压 +Vp_GL、+Ve_GL、+Vr_GL :栅极偏压 +Ve_SL :源极偏压 +V :偏压【具体实施方式】 第一实施例 请同时参照图1、图2及图3,图1绘示为依照第一实施例的电阻式存储器的存储 单元的示意图，图2绘示为编程电阻存储单元的示意图，图3绘示为擦除电阻存储单元的示 意图。存储单元11包括电阻存储单元Rce11、主晶体管TM及辅助晶体管TA。主晶体管TM 及辅助晶体管TA的漏极耦接至电阻存储单元Rrell的一端。电阻存储单元Rm1的另一端耦 接至对应的漏极线。主晶体管TM的栅极耦接至对应的主栅极线，且辅助晶体管TA的栅极 耦接至对应的辅助栅极线。施加于主栅极线的栅极电压可随主栅极线所在位置而调整。相 似地，施加于辅助栅极线的栅极电压可随辅助栅极线所在位置而调整。主晶体管TM的源极 耦接至对应的源极线，且辅助晶体管TA的源极耦接至对应的源极线。 如图2绘示，当编程电阻存储单元Rcell时，主晶体管TM导通且辅助晶体管TA截 止。编程电流Ip由电阻存储单元Rrall流向主晶体管TM。如图3绘示，当擦除电阻存储单元 Rcell时，主晶体管TA及辅助晶体管TA导通。擦除电流1"由主晶体管TM流向电阻存储单 元L 11,且擦除电流由辅助晶体管TA流向电阻存储单元Rrell。如此一来，能提高流经电 阻存储单元Ra 11上的擦除电流总和，进而补偿晶体管的本体效应（Body Effect)。除此之 外，当读取电阻存储单元Rcell时，主晶体管TM导通且辅助晶体管TA截止。或者，当读取电 阻存储单元R eell时，主晶体管TA及辅助晶体管TA导通。 请同时参照图4及图5,图4绘示为依照第一实施例的电阻式存储器的电路图，图 5绘示为依照第一实施例的电阻式存储器的电路布局图。前述漏极线于图4是以漏极线 DLl~DL3为例说明，且前述源极线于图4是以源极线SLl~SL3为例说明。前述主栅极线于 图4是以主栅极线GLl~GL3为例说明，且前述辅助栅极线于图4是以辅助栅极线GLlA~ GL3A为例说明。电阻式存储器1包括存储单元11、漏极线DLl~DL3、主栅极线GLl~GL3、 辅助栅极线GLlA~GL3A及源极线SLl~SL3。漏极线DLl~DL3、主栅极线GLl~GL3、辅 助栅极线GLlA~GL3A及源极线SLl~SL3耦接至对应的存储单元11。漏极线DLl~DL3 平行于源极线SLl~SL3,且垂直于主栅极线GLl~GL3及辅助栅极线GLlA~GL3A。 请同时参照图6及表1，图6绘示为对依照第一实施例的电阻式存储器进行编程的 示意图，表1为编程、擦除及读取电阻式存储器时，漏极线、源极线、主栅极线及辅助栅极线 所对应的电压电平。 表 1 当选择与漏极线DL2、源极线SL2、主栅极线GL2及辅助栅极线GL2A耦接的存储单 元11，并编程其电阻存储单元Rw 1时，漏极线DL2、源极线SL2、主栅极线GL2及辅助栅极线 GL2A如表1所示。其中，漏极线DL2被施加漏极偏压+Vp_DL，主栅极线GL2被施加栅极偏 压+Vp_GL，源极线SL2及辅助栅极线GL2A被接地（即0V)。栅极偏压+Vp_GL可随主栅极线 GL2所在位置而调整。未被选择的漏极线（如漏极线DLl及DL3)、未被选择的源极线（如 源极线SLl及SL3)、未被选择的主栅极线（如主栅极线GLl及GL3)、未被选择的辅助栅极 线（如辅助栅极线GLlA及GL3A)及晶体管本体（或称为阱区）被接地。 请同时参照图7及表1，图7绘示为对依照第一实施例的电阻式存储器进行擦除的当前第1页1 2 本文档来自技高网...

【技术保护点】
一种电阻式存储器，包括：一电阻存储单元；一主晶体管；一辅助晶体管，该主晶体管及该辅助晶体管的漏极耦接该电阻存储单元的一端，当编程该电阻存储单元时，该主晶体管导通，且该辅助晶体管截止，当擦除该电阻存储单元时，该主晶体管及该辅助晶体管导通。

【技术特征摘要】

【专利技术属性】
技术研发人员：李明修，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71