本发明专利技术公开了双晶体管非易失性存储器单元及相关的编程和读取方法，其中，一种存储器器件包括N沟道晶体管和P沟道晶体管。字线电连接至N沟道晶体管的漏极端和P沟道晶体管的源极端。第一位线电连接至N沟道晶体管的源极端。第二位线电连接至P沟道晶体管的漏极端。N沟道晶体管和P沟道晶体管的栅极端电连接并且浮置。
【技术实现步骤摘要】
本专利技术总的来说涉及半导体领域，更具体地，涉及。
技术介绍
非易失性存储器(NVM)用于诸如计算机的各种器件中。NVM是即使当其掉电也能保留数据的存储器类型。可以电寻址或物理寻址NVM。电寻址NVM的实例包括闪存、EPROM和EEPROM。NVM还可以为一次性可编程(OTP)或多次可编程(MTP)。“逻辑兼容”的NVM表示可使用现有逻辑半导体工艺来制造NVM，而不需要增加特殊的步骤或材料。随着按比例缩小半导体工艺中的临界尺寸(CD)，变得难以实现NVM的性能，特别在设计复杂性、周期、成本、保持和工作裕度(读、写、擦除)领域。需要按比例缩小同时维持以上领域的高性能的NVM器件。
技术实现思路
根据本专利技术的一个方面，提供了一种存储器器件，包括:N沟道晶体管，漏极端电连接至字线并且源极端电连接至第一位线；以及P沟道晶体管，源极端电连接至字线并且漏极端电连接至第二位线；其中，N沟道晶体管和P沟道晶体管的栅极端电连接并且浮置。优选地，N沟道晶体管和P沟道晶体管的栅极端是共用浮栅。优选地，N沟道晶体管的栅极端通过金属线电连接至P沟道晶体管的栅极端。优选地，N沟道晶体管形成在P阱中`。优选地，N沟道晶体管形成在P衬底中。优选地，栅极端的栅极氧化物的厚度小于约75埃。更优选地，该厚度小于约50埃。根据本专利技术的另一方面，提供了一种编程存储器器件的方法，包括:向N沟道晶体管的漏极端以及与N沟道晶体管共用浮栅的P沟道晶体管的源极端施加第一电压；以及向N沟道晶体管的源极端、P沟道晶体管的漏极端和P沟道晶体管的阱端中的至少一个施加第二电压；其中，第一电压比第二电压高出一沟道热注入编程阈值。优选地，施加第二电压将所述N沟道晶体管的源极端和P沟道晶体管的漏极端中的至少一个接地。优选地，接地为将P沟道晶体管的漏极端接地而N沟道晶体管的源极端浮置。优选地，接地为将N沟道晶体管的源极端和P沟道晶体管的漏极端接地。优选地，沟道热注入编程阈值在约4V至约7V的范围内。优选地，沟道热注入编程阈值在约5.5V至约6.5V的范围内。根据本专利技术的又一方面，提供了一种读取存储器器件的方法，包括:向N沟道晶体管的漏极端以及与N沟道晶体管共用浮栅的P沟道晶体管的源极端施加读取电压；以及感测N沟道晶体管的源极端处的第一输出电流和P沟道晶体管的漏极端处的第二输出电流中的至少一个。优选地，感测为感测第一输出电流和第二输出电流之间的电流差。优选地，感测为浮置P沟道晶体管的漏极端时感测第一输出电流。优选地，感测为浮置N沟道晶体管的源极端时感测第二输出电流。优选地，施加读取电压为施加约2V至约5V范围内的读取电压。优选地，施加读取电压为施加约2.2V至约2.8V范围内的读取电压。优选地，施加读取电压为施加约3V至约3.5V范围内的读取电压。【附图说明】为了更完整地理解本实施例及它们的优点，现在结合附图作为参考进行以下描述，其中:图1是根据本专利技术的一些实施例的存储器单元的电路图；图2是根据本专利技术的各个实施例的存储器单元的顶视平面图；图3是沿图2的截线3-3截取的存储器单元的截面图；图4是沿图2的截线4-4截取的存储器单元的截面图；图5是根据本专利技术的各个实施例的存储器单元阵列的电路图；图6是根据本专利技术的各个实施例的编程操作的示意图；图7是根据本专利技术的各个实施例的编程操作的示意图；图8是根据本专利技术的各个实施例的编程操作的示意图；图9是根据本专利技术的各个实施例的擦除操作的示意图；图10是根据本专利技术的各个实施例的擦除操作的示意图；图11是根据本专利技术的各个实施例的擦除操作的示意图；图12和图13是根据本专利技术的各个实施例的读取操作的示意图；图14是使用存储器单元的集成电路管芯的框图；以及图15是图14的非易失性存储器的示意图。【具体实施方式】以下详细讨论本实施例的制造和使用。然而，应该理解，本专利技术提供了许多可在各种具体环境中具体化的可应用专利技术概念。所讨论的具体实施例仅是制造和使用所公开主题的具体方式的说明，并不限制不同实施例的范围。将参照具体条件，即非易失性存储器(NVM)器件等来描述实施例。然而，其他实施例还可应用于提供存储器的其他器件。在各个附图和讨论中，类似参考标号表示类似部件。并且，可在一些附图中始终描述单个部件，这是为了简化说明和便于讨论。本领域技术人员应该容易理解，这种讨论和描述通常适用于结构内的许多部件。描述了根据各个实施例的新颖的双晶体管(2T)非易失性存储器(NVM)单元。可通过沟道热电子注入(CHEI)和/或沟道热空穴感测热电子(CHHIHE，channel hot holeinduced hot electron)来编程2T NVM单元，并且通过带带热空穴(BBHH)注入和/或Fowler-Nordheim(FN)电子发射来擦除2T NVM单元。差动读取方案可用于缩小2T NVM单元的尺寸。2T NVM单元包括共用浮栅的N沟道晶体管和P沟道晶体管。N沟道和P沟道晶体管可以是金属氧化物半导体场效应晶体管(MOSFET)，包括标准M0SFET、高压M0SFET、芯(core)MOSFET 和 / 或输入 / 输出(I/O)MOSFET。图1示出了根据本专利技术各个实施例的包括N沟道晶体管110和P沟道晶体管120的存储器单元10。图2-图4示出了存储器单元10的布局图。图5示出了与存储器单元10相同的存储器单元的存储器阵列50的电路图。通常，存储器阵列50可以是MXN阵列，其中，M和N均为正整数，并且M和N可以相同或不同，例如1024X 1024阵列。N沟道晶体管110和P沟道晶体管120形成在衬底中和衬底上并且共用浮栅(FG)结构150。在一些实施例中，衬底可以包括:元素半导体，包括晶体、多晶或非晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括 SiGe、GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 和 GaInAsP ;任何其他合适的材料；或它们的组合。例如，N沟道晶体管110可以是N沟道金属氧化物半导体(NMOS)晶体管。N沟道晶体管110包括由沟道区隔开并形成在P型阱(PW) 115中的N型源极区和漏极区(终端、电极)。在一些实施例中，P型阱115可以简单地是P型衬底。浮栅结构150的第一部分151 (在图2中示出)延伸到N沟道晶体管110的源极区和漏极区之间的沟道区上方。例如，浮栅结构150可以是形成在诸如氧化硅的栅极介电层上方的多晶硅栅极。例如，源极区和漏极区可以是通过将诸如磷、砷、锑等的V族元素适当地注入或扩散到衬底中而形成在衬底中的N+区。例如，P沟道晶体管120可以是P沟道金属氧化物半导体(PMOS)晶体管。P沟道晶体管120包括由沟道区隔开并形成在N型阱(NW) 125中的P型源极区和漏极区(终端、电极)。P型源极区和漏极区可以是通过将诸如硼、铝等的III族元素适当地注入或扩散到N型阱(125)中而形成在N型阱(125)中的P+区。浮栅结构150的第二部分152 (在图2中示出)延伸到P沟道晶体管120的源极区和漏极区之间的沟道区上方。浮栅结构150的第二部分152和第一部分151可以是整体，或者可以是通过诸如金属线的互连结构电连接的物理分离的部分。本文档来自技高网...
【技术保护点】
一种存储器器件，包括：N沟道晶体管，漏极端电连接至字线并且源极端电连接至第一位线；以及P沟道晶体管，源极端电连接至所述字线并且漏极端电连接至第二位线；其中，所述N沟道晶体管和所述P沟道晶体管的栅极端电连接并且浮置。
【技术特征摘要】
2012.09.21 US 13/624,2911.一种存储器器件，包括: N沟道晶体管，漏极端电连接至字线并且源极端电连接至第一位线；以及 P沟道晶体管，源极端电连接至所述字线并且漏极端电连接至第二位线； 其中，所述N沟道晶体管和所述P沟道晶体管的栅极端电连接并且浮置。2.根据要求I所述的存储器器件，其中，所述N沟道晶体管和所述P沟道晶体管的栅极端是共用浮栅。3.根据要求I所述的存储器器件，其中，所述N沟道晶体管的栅极端通过金属线电连接至所述P沟道晶体管的栅极端。4.根据要求I所述的存储器器件，其中，所述N沟道晶体管形成在P阱中。5.根据要求I所述的存储器器件，其中，所述N沟道晶体管形成在P衬底中。6.根据要求I所述的存储器器件，其中，所述栅极端的栅极氧化物的厚度小于约75...
【专利技术属性】
技术研发人员：李德量，柯锦源，王明义，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：台湾;71
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