降低源极和漏极电阻的结构和方法技术

本发明专利技术公开了降低源漏极电阻的方法。通过该方法可有效降低源极和漏极区电阻。该方法包括：在衬底上形成的栅极、源极和漏极区和侧墙；在所述侧墙外侧形成第一侧墙硬掩膜；在所述源极和漏极区上形成半导体层；在所述第一侧墙硬掩膜外侧形成第二侧墙硬掩膜；将所述第二侧墙硬掩膜作为掩膜层刻蚀所述半导体层；去除所述第一侧墙硬掩膜和第二侧墙硬掩膜，从而在所述源极和漏极区上形成与所述栅极分离的凸起结构。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及降低源漏极电阻的结构和方法。
技术介绍
随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法提高当前主流硅CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与娃工艺兼容的新材料、新结构和新性质。图1示出现有技术中在器件上形成的金属硅化物的横截面图。如图1所示，在栅106和源极和漏极区110上覆盖有金属硅化物膜112。这些金属硅化物膜110利用自对准工艺形成。首先，在晶片表面上共形沉积一层金属，通过低温快速退火工艺该金属会与多晶硅或娃衬底中的娃发生反应形成金属娃化物，而不会与氮化娃或氧化娃反应，接下来通过高温快速退火工艺使接触电阻由高阻相转变为低阻相进而降低接触电阻，再通过选择性蚀刻去除该金属，由于在栅和源极和漏极接触区之外的部分中存在氧化硅或氮化硅等阻挡层，因此金属未能与多晶娃或娃衬底反应生成金属娃化物，因此接触区外的金属在该步骤中被去除，而栅和源极和漏极接触区上形成的金属硅化物被保留下来形成金属硅化物层112。在CMOS工艺中，这种自对准工艺可降低源极和漏极接触电阻。然而，随着晶体管的特征尺寸的减小，源极和漏极的接触面积不断减小，导致源极和漏极接触电阻增大。因此，需要一种新结构、新工艺，来增加源极和漏极面积，从而降低源极和漏极电阻。
技术实现思路
本专利技术的目的是提供一种半导体器件的制造方法和结构，通过该方法和结构可降低源极和漏极电阻。根据本专利技术的一个方面，提供一种半导体器件的制造方法，包括:在衬底上形成的栅极、源极和漏极区和侧墙；在所述侧墙外侧形成第一侧墙硬掩膜；在所述源极和漏极区上形成半导体层；在所述第一侧墙硬掩膜外侧形成第二侧墙硬掩膜；将所述第二侧墙硬掩膜作为掩膜层刻蚀所述半导体层；去除所述第一侧墙硬掩膜和第二侧墙硬掩膜，从而在所述源极和漏极区上形成与所述栅极分离的凸起结构。根据本专利技术的一个方面，前述方法中，半导体层是硅层。根据本专利技术的一个方面，前述方法中，半导体层包括与所述源极和漏极区直接接触的SiGe层、在所述SiGe层上的娃层。根据本专利技术的一个方面，前述方法中，半导体层包括与所述源极和漏极区直接接触的第一娃层，在所述第一娃层上的SiGe层、在所述SiGe层上的第二娃层。根据本专利技术的一个方面，前述方法中，刻蚀所述半导体层包括以所述SiGe层作为刻蚀停止层，刻蚀所述SiGe层上的硅层。根据本专利技术的一个方面，前述方法中，SiGe层的厚度大于10埃。根据本专利技术的一个方面，前述方法还包括在刻蚀所述半导体层后，去除所述SiGe层。根据本专利技术的一个方面，前述方法中，形成第一侧墙硬掩膜包括以下步骤中的至少一步:在所述衬底上共形沉积第一侧墙硬掩膜材料层；通过各向异性刻蚀工艺刻蚀第一侧墙硬掩膜材料层，由于所述栅极、源极和漏极区上的第一侧墙硬掩膜材料层厚度小于所述侧墙两侧上掩膜层的厚度，因此在刻蚀掉所述栅极、源极和漏极区上的第一侧墙硬掩膜材料层后，在所述侧墙两侧上形成第一侧墙硬掩膜。根据本专利技术的一个方面，前述方法中，形成第二侧墙硬掩膜包括以下步骤中的至少一步:在所述衬底上共形沉积第二侧墙硬掩膜材料层；通过各向异性刻蚀工艺刻蚀第二侧墙硬掩膜材料层，由于所述栅极、源极和漏极区上的第二侧墙硬掩膜材料层厚度小于所述第一侧墙硬掩膜两侧上掩膜层的厚度，因此在刻蚀掉所述栅极、源极和漏极区上的第二侧墙硬掩膜材料层后，在所述第一侧墙硬掩膜两侧上形成第二侧墙硬掩膜。根据本专利技术的一个方面，前述方法中，第一侧墙硬掩膜和所述第二侧墙硬掩膜的宽度大于30埃。根据本专利技术的一个方面，前述方法中，多次重复所述形成所述第二侧墙掩膜层和刻蚀半导体层的步骤，以在所述源极和漏极区上形成多阶梯状源极和漏极结构。根据本专利技术的一个方面，前述方法中，第一侧墙硬掩膜和所述第二侧墙硬掩膜由以下材料中的任一种形成:氧化硅、氮化硅、S1N、非晶碳或它们的任意组合。根据本专利技术的一个方面，前述方法中，通过外延生长法形成所述半导体层。根据本专利技术的另一个方面，提供一种半导体器件，包括:栅极、源极和漏极区和侧墙，其中所述源极和漏极区上具有与所述栅极分离的凸起结构。与现有技术相比，根据本专利技术的所形成的半导体器件的源极和漏极的接触面积显著增加，源极和漏极接触电阻显著减小。【附图说明】为了进一步阐明本专利技术的各实施例的以上和其它优点和特征，将参考附图来呈现本专利技术的各实施例的更具体的描述。可以理解，这些附图只描绘本专利技术的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，放大了层和区域的厚度。相同或相应的部件将用相同或类似的标记表示。图1示出现有技术中在器件上形成的金属硅化物的横截面图。图2A至图2F示出根据本专利技术的第一实施例在源极和漏极区形成凸起结构的过程的剖面示意图。图3A至图3F示出根据本专利技术的第二实施例在源极和漏极区形成凸起结构的过程的剖面示意图。图4A至图4F示出根据本专利技术的第三实施例通过控制刻蚀外延硅层的厚度在源极和漏极区中形成凸起结构的过程的剖面示意图。图5示出根据本专利技术的一个实施例的在源极和漏极区中形成凸起结构的流程图。【具体实施方式】在以下的描述中，参考各实施例对本专利技术进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本专利技术的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本专利技术的实施例的全面理解。然而，本专利技术可在没有特定细节的情况下实施。此夕卜，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。为了增加源极和漏极区接触面积以降低源极和漏极接触电阻，本专利技术人构想出一种通过在源极和漏极区中形成凸起结构，从而增加源极和漏极区接触面积的方法。图2A至图2F示出根据本专利技术的第一实施例在源极和漏极区形成凸起结构的过程的剖面示意图。如图2A所示，器件200包括在衬底201上形成的栅极202、源极和漏极区203和侧墙204。器件200可通过多个步骤形成，包括例如，浅槽隔离步骤、多晶硅沉积步骤、栅极图案化步骤、注入步骤、退火步骤等等。在进行浅槽隔离步骤以形成多个有源区之后，在衬底上形成栅极介电层205并沉积多晶硅层，然后进行图案化以形成栅极202。在形成侧墙204之后，进行离子注入，以形成源极和漏极区。为了突出本专利技术的重点，未对器件200的形成过程进行详细描述。接下来，如图2B所示，在侧墙204外侧形成第一侧墙硬掩膜206。在一个实施例中，可用于形成第一侧墙硬掩膜206的材料包括氧化硅、氮化硅、S1N、非晶碳或它们的任意组合。在一个实施例中，第一侧墙硬掩膜206的宽度大于30埃。可利用与形成侧墙204相似的工艺形成第一侧墙硬掩膜206。在一个实施例中，首先在晶片上共形沉积一层用于形成第一侧墙硬掩膜206的材料，然后通过各向异性刻蚀工艺刻蚀该材料层。由于水平面上第一硬掩膜层206的厚度小于侧墙204两侧上硬掩膜层206的厚度，因此在去除水平面上的硬掩膜层206后，留下侧墙204两侧的第一侧墙硬掩膜206。在其它实施例中，第一侧墙硬掩膜206也可通过其它本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：在衬底上形成的栅极、源极和漏极区和侧墙；在所述侧墙外侧形成第一侧墙硬掩膜；在所述源极和漏极区上形成半导体层；在所述第一侧墙硬掩膜外侧形成第二侧墙硬掩膜；将所述第二侧墙硬掩膜作为掩膜层刻蚀所述半导体层；去除所述第一侧墙硬掩膜和第二侧墙硬掩膜，从而在所述源极和漏极区上形成与所述栅极分离的凸起结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：鲍宇，周军，朱亚丹，曾真，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31