本发明专利技术描述了具有未掺杂的漏极未覆盖环绕区的隧穿场效应晶体管(TFET)。例如，隧穿场效应晶体管(TFET)包括形成在衬底上方的同质结有源区。所述同质结有源区域包括掺杂的源极区、未掺杂的沟道区、环绕区、以及掺杂的漏极区。在所述源极区与所述环绕区之间的所述未掺杂的沟道区上形成栅极电极和栅极电介质层。
【技术实现步骤摘要】
【国外来华专利技术】【专利说明】具有未掺杂的漏极未覆盖环绕区的隧穿场效应晶体管(TFET)
本专利技术的实施例属于半导体器件的领域，并且具体而言属于具有未掺杂的漏极未覆盖(underlap)环绕区的隧穿场效应晶体管(TFET)的领域。
技术介绍
在过去的几十年，集成电路中特征的缩放已经是不断发展的半导体产业背后的驱动力。缩放到越来越小的特征使半导体芯片的有限的不动产上的功能单元的密度增大。例如，缩小的晶体管尺寸允许在芯片上包含增大数目的存储器器件，导致具有增大的容量的产品的制造。然而，对不断增大的容量的驱动不是没有问题的。优化每个器件的性能的必要性变得越来越重要。在集成电路器件的制造中，金属氧化物半导体场效应晶体管(M0SFET)的亚阈值斜率具有kT/q (室温下60mV/dec)的理论下限，其中k是玻尔兹曼常数、T是绝对温度、并且q是电子上的电子电荷的量。对于低的有功功率，由于有功功率对电源电压的强依赖性(例如，近似于电容(C)*电压(V)2的依赖关系)，在较低的电源电压下操作是有利的。然而，由于从截止电流到导通电流的受限的(kT/q)电流增长率，当在低电源电压下操作M0SFET时，由于M0SFET可能在其阈值电压附近工作，所以导通电流将明显较低。不同类型的晶体管一一隧穿FET(TFET)已经被示为实现比M0SFET更剧烈的导通行为(更陡峭的亚阈值斜率)。这使能低电源电压处的比M0SFET更高的导通电流，如图1所示。图1示出了针对20纳米(nm)的栅极长度的低功率M0SFET和InAs TFET的漏极电流(Id)与栅极电压(Vg)对比的关系。使用两种半导体材料的组合来使能较高的隧穿电流的异质结TFET使能如图2中所示的更好的TFET特性。图2还示出了针对15nm的栅极长度、0.8nm的栅极氧化物厚度、0.3伏的漏源电压、以及ΙηΑ/ μπι的截止电流的低功率M0SFET和同质结InAs TFET。然而，TFET器件需要长的漏极未覆盖区一一栅极边缘与掺杂的漏极区域之间的未掺杂区，以在短的栅极长度处保持其陡峭的亚阈值斜率和低截止电流泄漏。图3示出了具有漏极未覆盖区的InAs TFET曲线302和不具有漏极未覆盖区的具有对称的源极/漏极间隔体的InAs TFET曲线306。在没有漏极未覆盖区的情况下，对于曲线306，泄漏电流为高并且亚阈值斜率不陡峭。当引入漏极未覆盖区时，可以实现泄漏降低以及比60mV/dec陡峭的亚阈值斜率。曲线304示出了低功率M0SFET的器件特性。图4示出了具有漏极未覆盖区的TFET器件400和不具有漏极未覆盖区的TFET器件450的横截面简图。尽管具有漏极未覆盖区的TFET器件400实现了包括较低的泄漏和较陡峭的亚阈值斜率的更好的器件特性，但是其需要较长的器件，占用晶体管布局的额外的面积。同样，较长的漏极未覆盖区410将很可能需要不同的间隔体处理，这增加了工艺复杂度和成本。【附图说明】图1示出了针对常规方法的与低功率M0SFET器件相比的TFET器件的接通行为。图2示出了针对常规方法的与低功率M0SFET器件相比的同质结和异质结TFET器件的接通行为。图3示出了针对常规方法的具有漏极未覆盖区的TFET器件、不具有漏极未覆盖区的TFET器件、以及低功率M0SFET器件的接通行为。图4示出了针对常规方法的具有漏极未覆盖区的TFET器件和不具有漏极未覆盖区的TFET器件的横截面。图5示出了具有漏极未覆盖区的异质结TFET器件的源极侧处的电子的隧穿路径。图6a示出了根据本专利技术的实施例的多栅极器件架构的俯视图600。图6b示出了根据本专利技术的实施例的穿过图6a的多栅极器件架构的有源区620的横截面610的横截面图650。图7a示出了根据本专利技术的实施例的光刻操作期间的多栅极器件架构的俯视图700。图7b示出了根据本专利技术的实施例的穿过图7a的多栅极器件架构的有源区720的横截面710的横截面图750。图8a示出了根据本专利技术的实施例的多栅极器件架构的俯视图800。图8b示出了根据本专利技术的实施例的穿过图8a的多栅极器件架构的有源区的横截面810的横截面图850。图9a示出了根据本专利技术的实施例的多栅极器件架构的俯视图900。图9b示出了根据本专利技术的实施例的穿过图9a的多栅极器件架构的有源区920的横截面910的横截面图950。图10a示出了根据本专利技术的实施例的多栅极器件架构的俯视图1000。图10b示出了根据本专利技术的实施例的穿过图10a的多栅极器件架构的有源区1020的横截面1010的横截面图1050。图11a示出了根据本专利技术的实施例的具有环绕式且对称的间隔体的多栅极器件架构的俯视图1100。图lib示出了根据本专利技术的实施例的穿过图11a的多栅极器件架构的有源区1120的横截面1110的横截面图1150。图12a示出了根据本专利技术的实施例的具有带有对称的间隔体的环绕式漏极未覆盖区的多栅极器件架构的俯视图1200。图12b示出了根据本专利技术的实施例的穿过图12a的多栅极器件架构的有源区1220的横截面1210的横截面图1250。图13示出了根据本专利技术的实施例的穿过图12b的多栅极器件架构的有源区1220的横截面1212的横截面图1300。图14示出了穿过常规长TFET的有源区的横截面的横截面图1400。图15示出了根据本专利技术的实施例的环绕式TFET的器件横截面。图16示出了常规的长的横向TFET的器件横截面。图17和图18示出了根据本专利技术的实施例的常规的长横向TFET和环绕式TFET的电势分布图。图19示出了根据本专利技术的一种实施方式的计算设备。【具体实施方式】描述了具有未掺杂的漏极未覆盖环绕区的隧穿场效应晶体管(TFET)。在以下描述中，阐述了诸如具体集成和材料状况等许多具体细节，以提供对本专利技术的实施例的透彻理解。对本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本专利技术。在其它实例中，没有具体描述诸如集成电路设计布局等公知的特征以免不必要地使本专利技术的实施例难以理解。此外，要理解，图中所示的各种实施例为说明性的表示并且不必按比例绘制。在一个实施例中，与具有大约60mV/倍频程(decade)的热限制的对应的金属氧化物半导体场效应晶体管(M0SFET)相比，TFET用于实现较陡峭的亚阈值斜率(SS)和较低的泄漏。总体上，对于有低功率应用的逻辑器件，本文所描述的实施例可以适合用于高性能或缩放的晶体管。为了提供背景环境，常规TFET设计需要栅极边缘与N+掺杂的漏极区之间的未掺杂的区域，被称作漏极未覆盖区，如图4所示。这防止TFET器件的陡峭的亚阈值斜率的降低并且将泄漏电流保持为低。泄漏和亚阈值降低归因于双极泄漏和短沟道效应。沟道与漏极区之间的带到带隧穿导致双极泄漏。短沟道效应包括由于沟道电势上的漏极效应和短的源极到漏极距离所引起的从源极到沟道或从源极到漏极的隧穿。图5示出了具有漏极未覆盖区的异质结TFET器件的源极侧处的电子的隧穿路径。TFET器件500包括栅极520、源极区522 (例如，P+掺杂的)、沟道524 (例如，未掺杂的沟道)、漏极未覆盖区526 (例如，未掺杂的)、以及漏极区528 (例如，N+掺杂的)。在TFET器件之下示出了 TFET器件的能带结构544。能带结构544包括导带54本文档来自技高网...
【技术保护点】
一种隧穿场效应晶体管(TFET)，包括：形成在衬底上方的同质结有源区，所述同质结有源区包括掺杂的源极区、未掺杂的沟道区、环绕式漏极未覆盖区、以及掺杂的漏极区；以及在所述源极区与所述环绕区之间的未掺杂的沟道区上形成的栅极电极和栅极电介质层。
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：U·E·阿维奇，R·金，I·A·扬，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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