本发明专利技术公开了一种半导体结构。此一半导体结构包括一基板、形成于基板中的一第一阱、形成于第一阱中的一第一重掺杂区、形成于基板中并与第一阱分离的一第二重掺杂区、形成于基板中第二重掺杂区下的一第二阱、形成于基板上介于第一重掺杂区及第二重掺杂区之间的一栅介电质、以及形成于栅介电质上的一栅电极。栅介电质至少在横跨延伸自接近第二重掺杂区的一侧的一部分具有实质上均一的厚度。第一阱具有第一掺杂类型。第一重掺杂区、第二重掺杂区及第二阱具有第二掺杂类型。
【技术实现步骤摘要】
本专利技术是关于一种半导体结构，本说专利技术特别是关于一种包括静电放电 (electrostatic discharge，ESD)保护兀件的半导体结构。
技术介绍
静电放电可能导致敏感电子元件的毁坏。因此，静电放电保护元件往往会提供在 半导体结构中。高压电子元件，例如延伸漏极金属氧化物半导体场效应晶体管（Extended Drain MOSFET，EDM0SFET)、横向双扩散金属氧化物半导体场效应晶体管（Lateral Double-diffused MOSFET，LDM0SFET)及应用表面电场降低（Reduced Surface Field， RESURF)技术的元件等等，可作为静电放电保护元件。 高压电子元件的静电放电保护效能一般与元件的总宽度及表面/横向标准 (rule)有关。然而，受限于高压电子元件的低导通电阻的要求，表面/横向标准不能够增 加。 尽管要求低导通电阻，但低导通电阻会在静电放电过程中使得电流集中于表面或 漏极侧。高电流及密集的电场会导致表面接面的物理性毁损。 高崩溃电压是高压电子元件的另一项要求，其总是高于运作电压。此外，静电放电 保护元件的驱动电压一般远高于崩溃电压。因此，在静电放电过程中，被保护的元件可能在 保护元件打开前就已经毁坏。所以，需要降低静电放电保护元件的驱动电压。
技术实现思路
在本专利技术中，提出一种包括改良的静电放电保护元件的半导体结构。 根据一些实施例，半导体结构包括一基板、一第一阱、一第一重掺杂区、一第二重 掺杂区、一第二阱、一栅介电质及一栅电极。第一阱形成于基板中。第一阱具有一第一掺杂 类型。第一重掺杂区形成于第一阱中。第一重掺杂区具有一第二掺杂类型。第二重掺杂区 形成于基板中并与第一阱分离。第二重掺杂区具有第二掺杂类型。第二阱形成于基板中第 二重掺杂区下。第二阱具有第二掺杂类型。栅介电质形成于基板上介于第一重掺杂区及第 二重掺杂区之间，并至少局部地形成于第一阱上。栅介电质至少在横跨延伸自接近第二重 掺杂区的一侧的一部分具有一实质上均一的厚度。栅电极形成于栅介电质上。 为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所 附图式，作详细说明如下：【附图说明】 图1为根据一实施例的半导体结构的俯视示意图。 图2为根据一实施例的半导体结构的剖面示意图。 图3-图4为示出根据本专利技术一范例的半导体结构的特征的曲线图。 图5为示出根据一比较例的半导体结构的特征的曲线图。 图6为根据一实施例的半导体结构的剖面示意图。 图7为根据一实施例的半导体结构的剖面示意图。 图8为根据一实施例的半导体结构的剖面示意图。 图9为根据一实施例的半导体结构的剖面示意图。 图10为根据一实施例的半导体结构的俯视示意图。 【符号说明】 100、100' ：静电放电保护元件 102 :基板 104、204、304 :第一阱 106、306 :第一重掺杂区 108、308 :第二重掺杂区 110、310:第二阱 112、212:栅介电质 112s:栅介电质的一侧 114、314:栅电极 116:第一掺杂区 118、318 :第二掺杂区 120、320 :第三重掺杂区 122、322 :深阱 124 :源极接触点 126 :漏极接触点 128 :栅极接触点 130 :场氧化物 232 :埋藏层 d :距离 t、tl、t2:厚度【具体实施方式】 现在将说明包括静电放电保护元件的半导体结构及其制造方法。为了清楚起见， 可能放大或省略图式中的一些元件。在可能的情况下，类似的元件是以类似的元件符号加 以指示。 请参照图1，其示出根据一实施例的半导体结构的示意图。取自图1中的A-A'线 的横截面可具有如图2所示的形态。 此一半导体结构包括一静电放电保护兀件100及一基板102。基板102可为娃基 板或绝缘层上覆娃（SiliconOn Insulator, SOI)基板等等，并选择性地包括形成于其上的 层。基板102可由外延或非外延方法制造而成。基板102可具有p型掺杂类型或η型掺杂 类型。在此，基板102例如具有ρ型掺杂类型。 在图2中，将静电放电保护元件100示例性地绘示成具有EDM0SFET形态。然而，本 实施例并不受限于此，举例来说，静电放电保护元件100可具有LDM0SFET形态。静电放电 保护元件100包括一第一阱104、一第一重掺杂区106、一第二重掺杂区108、一第二阱110、 一栅介电质112及一栅电极114。第一讲104形成于基板102中。第一讲104具有一第一 掺杂类型。第一重掺杂区106形成于第一阱104中。第一重掺杂区106具有一第二掺杂类 型。第二重掺杂区108形成于基板102中并与第一阱104分离。第二重掺杂区108具有第 二掺杂类型。在一些范例中，第一重掺杂区106连接至源极，第二重掺杂区108连接至漏极。 第二重掺杂区108的边缘至栅极的距离d可用于调整静电放电保护元件100的崩溃电压及 驱动电压，例如在18V至50V的范围内调整崩溃电压。更具体地说，距离d的减少可使得崩 溃电压及驱动电压减小。第二阱110形成于基板102中第二重掺杂区108下。第二阱110 具有第二掺杂类型。第二阱110的设置使得电流向下而远离表面。如此一来，可增进静电 放电保护效能。在本实施例中，第一掺杂类型可为P型掺杂类型，第二掺杂类型可为η型掺 杂类型。或者，在另一实施例中，第一掺杂类型可为η型掺杂类型，第二掺杂类型可为ρ型 掺杂类型。 栅介电质112形成于基板102上，介于第一重掺杂区106及第二重掺杂区108之 间，并至少局部地形成于第一阱104上。是形成栅介电质112使得其至少在横跨延伸自接 近第二重掺杂区108的一侧112s的一部分具有一实质上均一的厚度t。在本实施例中，栅 介电质112是横跨整个栅介电质112具有实质上均一的厚度t。在一些范例中，厚度t约为 2G0 A至〗.〇〇〇 A。在本实施例中，可使用形成于基板1〇2上的介电层如氧化层作为栅介 电质112,取代在传统的EDM0SFET中广为使用的场氧化物栅介电质。如此一来，栅介电质的 厚度大幅度地降低，例如从约3000 A降低至约20?)_、?.000人。因此，能够增进静电放电保 护效能。栅电极114形成于栅介电质112上。 静电放电保护元件100还可包括一第一掺杂区116,形成于第一阱104中，相邻 于第一重掺杂区106。第一掺杂区116具有第一掺杂类型。第一掺杂区116可为场掺杂 (field implan当前第1页1 2 本文档来自技高网...
【技术保护点】
一种半导体结构，包括：一基板；一第一阱，形成于该基板中，该第一阱具有一第一掺杂类型；一第一重掺杂区，形成于该第一阱中，该第一重掺杂区具有一第二掺杂类型；一第二重掺杂区，形成于该基板中并与该第一阱分离，该第二重掺杂区具有该第二掺杂类型；一第二阱，形成于该基板中该第二重掺杂区下，该第二阱具有该第二掺杂类型；一栅介电质，形成于该基板上介于该第一重掺杂区及该第二重掺杂区之间，并至少局部地形成于该第一阱上，该栅介电质至少在横跨延伸自接近该第二重掺杂区的一侧的一部分具有一均一的厚度；以及一栅电极，形成于该栅介电质上。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈永初，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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