半导体结构制造技术

本发明专利技术提供一种半导体结构，该结构包括一第一阱区，位于一半导体基板上，其具有一第一导电类型；一第二阱区，位于半导体基板上，且横向邻接于第一阱区，第二阱区具有相反于第一导电类型的一第二导电类型；一栅极介电质，从第一阱区上方延伸至第二阱区上方；一漏极区域，位于第二井区中；一源极区域，位于闸极介电质的一侧，并位于汲极区域与闸极介电质邻接侧的相反侧；一栅极，位于栅极介电质上，其中栅极包括直接位于第二阱区上方的一第一部分区域和直接位于第一阱区上方的一第二部分区域，其中第一部分区域具有一第一掺质浓度，其小于第二部分区域具有的一第二掺质浓度。本发明专利技术能够降低源极对漏极的导通电阻，以及降低ＨＶＭＯＳ元件的漏电流。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件，特别涉及一种金属氧化物半导体晶体管(MOS)元件，尤其涉及一种高压金属氧化物半导体晶体管元件的结构及其制 造方法。
技术介绍
高压金属氧化物半导体晶体管(以下简称HVMOS)元件，广泛地应用于 许多例如输入/输出电路(1/0 circuit)、中央处理器的电源供应器(CPU power supplies)、电源管理系统(power management system)、交流/直流转换器(AC/DC converter)等电子元件。HVMOS元件具有许多类型。对称HVMOS元件在源 极和漏极处具有一对称的结构。可于源极或漏极两处同时施加高电压。非对 称HVMOS元件在源极和漏极处具有一非对称的结构。举例来说，只有源极 或漏极的其中一处，通常为漏极处，设计为可承受高电压。图1显示一公知的非对称高压p型金属氧化物半导体晶体管(HVPMOS) 元件2，其包括栅极氧化物IO、位于栅极氧化物10上的栅极12、位于高压 p型阱区(HVPW)中的漏极区域4以及位于高压n型阱区(HVNW)中的源极区 域6。浅沟槽隔离(STI)区8将漏极区域4与栅极12隔开，以便施加一高的 漏极对栅极电压(drain-to-gate voltage)。上述高压n型阱区(HVNW)以及高压 p型阱区(HVPW)128形成于n型埋藏层(NBL)上。公知非对称HVPMOS元件2具有缺点。图2显示公知非对称HVPMOS 元件2的电流-电压曲线(I-V curve),其中X轴表示反向漏极对源极电压 (-Vds)，而Y轴表示漏电流(-Ids)。注意的是当公知的非对称HVPMOS元件 2操作于一个高的(反向)漏极对源极电压区域时，举例来说，当施加一个高 的(反向)漏极对源极电压(Vds)(-60V或大于-60V)时，会产生不想要的软性崩 溃(softbreakdown)现象(请参考区域16)。另外，公知非对称HVPMOS元件2 的漏电流必须要加以降低。因此，在此
中，有需要一种方法，以解决上述问题。
技术实现思路
本专利技术的目的在于提供一种半导体结构，以克服现有技术的缺陷。有鉴于此，本专利技术的一实施例提供一种半导体结构，包括一半导体基板; 一第一阱区，位于上述半导体基板上，上述第一阱区具有一第一导电类型； 一第二阱区，位于上述半导体基板上，且横向邻接于上述第一阱区，上述第 二阱区具有相反于上述第一导电类型的一第二导电类型； 一栅极介电质，从 上述第一阱区上方延伸至上述第二阱区上方； 一漏极区域，位于上述第二阱 区中； 一源极区域，位于上述栅极介电质的一侧，并位于上述漏极区域与上 述栅极介电质邻接侧的相反侧； 一栅极，位于上述栅极介电质上，其中上述 栅极包括直接位于上述第二阱区上方的一第一部分区域和直接位于上述第 一阱区上方的一第二部分区域，其中上述第一部分区域具有一第一掺质浓 度，上述第一掺质浓度小于上述第二部分区域具有的一第二掺质浓度。本专利技术的另一实施例提供一种半导体结构，包括一半导体基板； 一高压 n型阱区，位于上述半导体基板上； 一高压p型阱区，位于上述半导体基板 上，其中上述高压n型阱区和上述高压p型阱区彼此横向接触，且形成一第 一界面； 一绝缘区，从上述高压p型阱区的一顶面延伸进入上述高压p型阱 区中，其中上述绝缘区的一内部边缘与上述第一界面隔开； 一栅极介电质， 从上述高压n型阱区的上方延伸至上述绝缘区的上方； 一漏极区域，位于上 述高压p型阱区中，其中上述漏极区域以重掺杂一p型掺质形成； 一栅极， 位于上述栅极介电质上，其中上述栅极包括位于相同的垂直层次的一第一部 分区域和一第二部分区域，其中上述第一部分区域具有一第一 p型掺质浓度， 上述第二部分区域具有一第二 p型掺质浓度，上述第二 p型掺质浓度大于上 述第一p型掺质浓度。本专利技术的又一实施例提供一种半导体结构，包括一半导体基板； 一高压 n型阱区，位于上述半导体基板上； 一高压p型阱区，位于上述半导体基板 上，其中上述高压n型阱区和上述高压p型阱区彼此横向接触，且形成一第 一界面； 一绝缘区，从上述高压p型阱区的一顶面延伸进入上述高压p型阱 区中，其中上述绝缘区的一内部边缘与上述第一界面隔开； 一栅极介电质，从上述高压n型阱区的上方延伸至上述绝缘区的上方； 一源极区域，位于上 述高压n型阱区中； 一漏极区域，位于上述高压p型阱区中； 一栅极，位于 上述栅极介电质上，其中上述栅极包括 一第一边缘部分区域，邻接于一第 一栅极间隙壁，其中上述第一边缘部分区域直接位于上述绝缘区上方； 一第 二边缘部分区域，邻接于一第二栅极间隙壁，且与上述第一边缘部分区域位 于相同的垂直层次，其中上述第二边缘部分直接位于高压n型阱区上方，且 其中上述栅极的上述第一边缘部分区域具有一第一 p型净掺质浓度，上述第 一 p型净掺质浓度小于上述第二边缘部分区域的一第二 p型净掺质浓度。本专利技术的又另一实施例提供一种半导体结构的制造方法，包括提供一半 导体基板；于上述半导体基板上形成一第一阱区，上述第一阱区具有一第一 导电类型；于上述半导体基板上形成一第二阱区，且横向邻接于上述第一阱 区，上述第二阱区具有相反于上述第一导电类型的一第二导电类型；于从上 述第一阱区上方延伸至上述第二阱区上方形成一栅极介电质；于上述第二阱 区中形成一漏极区域；于上述栅极介电质的一侧形成一源极区域，并位于上 述漏极区域与上述栅极介电质邻接侧的相反侧；于上述栅极介电质形成上一 栅极，其中上述栅极包括直接位于上述第二阱区上方的一第一部分和直接位 于上述第一阱区上方的一第二部分，其中上述第一部分具有一第一掺质浓 度，上述第一掺质浓度小于上述第二部分具有的一第二掺质浓度。本专利技术的又另一实施例提供一种半导体结构的制造方法，包括提供一半 导体基板；于上述半导体基板上形成一高压n型阱区；于上述半导体基板上 形成一高压p型阱区，其中上述高压n型阱区和上述高压p型阱区彼此横向 接触，且形成一第一界面；形成从上述高压p型阱区的一顶面延伸进入上述 高压p型阱区中的一绝缘区，其中上述绝缘区的一内部边缘与上述第一界面 隔开；形成从上述高压n型阱区的上方延伸至上述绝缘区的上方的一栅极介 电质；于上述栅极介电质上形成一栅极；形成一第一掩模，以覆盖直接位于 该高压p型阱区上方的该栅极的一第一部分区域，其中直接位于该高压n型 阱区上方的该栅极的一第二部分区域并未被该第一掩模覆盖；进行一第一离 子注入工艺，以形成一源极区域和一漏极区域，其中该栅极的该第二部分区 域于该第一离子注入工艺期间被掺杂，且该栅极的该第二部分区域于该第一 离子注入工艺期间未被掺杂。8本专利技术的优点包括降低源极对漏极的导通电阻，以及降低HVMOS元件 的漏电流。附图说明图1为公知高压p型金属氧化物半导体晶体管(HVPMOS)元件的剖面图。图2为如图1所示的高压p型金属氧化物半导体晶体管(HVPMOS)元件 外加反相偏压所测量的电流-电压曲线(I-V curve)。图3至图10为本专利技术一实施例的高压p型金属氧化物半导体晶体管 (HVPMOS)元件的工艺剖面图。图11为高压p型金属氧化物半导体晶体管(HVPMOS)元件的电流-电压 曲线，其显示公知高压p型金属氧化物半导体晶本文档来自技高网...

【技术保护点】
一种半导体结构，包括：　一半导体基板；　一第一阱区，位于该半导体基板上，该第一阱区具有一第一导电类型；　一第二阱区，位于该半导体基板上，且横向邻接于该第一阱区，该第二阱区具有相反于该第一导电类型的一第二导电类型；　一 栅极介电质，位于该第一阱区和该第二阱区上方；以及　一栅极，位于该栅极介电质上，其中该栅极包括位于该第二阱区上方的一第一部分区域和位于该第一阱区上方的一第二部分区域，其中该第一部分区域具有一第一掺质浓度，该第一掺质浓度小于该第二部分区域 具有的一第二掺质浓度。

【技术特征摘要】
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【专利技术属性】
技术研发人员：苏如意，蒋柏煜，黄宗义，蔡俊琳，周建志，龚正，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]