一种半导体结构，包括基材、漂移层、至少一掺杂区、磊晶(外延)通道、栅极氧化层、栅极金属以及绝缘层。漂移区位于基材之上，且基材及漂移层具有n型导电型。掺杂区包括p型阱、n型掺杂区及p型掺杂区，其中n型掺杂区设置于p型阱之内，至少一部分的p形掺杂区设置于p型阱之内，且与n型掺杂区相邻。磊晶通道位于漂移层之上，且覆盖至少一部分的n型掺杂区。磊晶通道由至少二层导电型或掺杂浓度不完全相同的磊晶层构成。栅极氧化层位于磊晶通道之上。栅极金属位于栅极氧化层之上。绝缘层位于栅极金属与栅极氧化层之上。
【技术实现步骤摘要】
本专利技术涉及一种半导体结构，尤其涉及一种碳化娃（siliconcarbide,SiC) 金属氧化物半导体场效晶体管（Metal-Oxide-SemiconductorField-Effect Transistor,M0SFET)的结构。
技术介绍
碳化娃（siliconcarbide,SiC)由于具有宽能带系数（3. 26eV)、高临界崩溃电场 强度（3MV/cm)及高热导系数（4.9W/cm-K)等特性，被认为是功率开关元件的极佳材料。碳 化娃制成的功率元件可以轻松承受1000伏特以上的崩溃电压（breakingdownvoltage)。 而在相同崩溃电压条件下，以碳化硅为基材制成之功率元件的耐压层（低掺杂浓度的漂移 层）厚度仅为硅功率元件厚度的1/10。 然而，目前的垂直碳化娃功率元件普遍有通道迁移率（channelmobility)过低 的问题。主要是因为碳化硅氧化成二氧化硅（Si02)时，在栅极氧化层与碳化硅的交界面 产生的碳簇（carboncluster)等结构会在导带（conductionband)附近形成受体缺陷 (acceptordefect)。这些受体（acceptor)容易捕获通道中的其他自由电子，降低载子浓 度，且当电子被受体缺陷捕捉后，缺陷会由电中性转为带负电，而对载子的移动形成库伦散 射（coulombscattering)。此外，目前的碳化娃在进行耐压层的嘉晶时，为降低嘉晶缺陷， 通常采用斜角（off-angle)嘉晶，而形成台阶状（step-bunching)表面；再加上植入杂质 后的高温活化步骤会造成表面粗糙，亦会对载子形成粗糙散射（roughnessscattering)。 自由电子减少、库伦散射以及粗糙散射影响了源极至漏极的电流传导，进而造成低通道迁 移率与高导通电阻。一般来说，碳化硅功率元件的通道迁移率只有碳化硅本身载子迁移率 (bulkmobility)的 1/10 以下。
技术实现思路
本专利技术的目的在于提供一种半导体结构，藉由多层结构的埋层磊晶（外延）通道， 提高SiCM0SFET通道电子迁移率，降低导通电阻，以及提高元件的电流密度。 根据本专利技术的一实施例，提出一种半导体结构。半导体结构包括基材、漂移层、至 少一掺杂区、磊晶通道、栅极氧化层、栅极金属以及绝缘层。漂移区位于基材之上，且基材及 漂移层具有n型导电型。掺杂区包括p型阱、n型掺杂区及p型掺杂区，其中n型掺杂区设 置于P型阱之内，至少一部分的P形掺杂区设置于P型阱之内且与n型掺杂区相邻。磊晶 通道位于漂移层之上，且覆盖至少一部分的n型掺杂区。磊晶通道由至少二层磊晶层构成， 此些磊晶层的导电型或掺杂浓度不完全相同。栅极氧化层位于磊晶通道之上。栅极金属位 于栅极氧化层之上。绝缘层位于栅极金属与栅极氧化层之上。 以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。【附图说明】 图1绘示依照本专利技术一实施例的半导体结构的示意图； 图2A至图2D绘示图1的半导体结构的制造方法实施例； 图3A绘示依照本专利技术一实施例的半导体结构其磊晶通道部分的放大图； 图3B绘示依照本专利技术另一实施例的半导体结构其磊晶通道部分的放大图。 其中，附图标记 1〇 :半导体结构 100 :基材 110:漂移层 120:p型阱 121:接面场效应晶体管区 131 :p型掺杂区 132 :n型掺杂区 140 :磊晶通道141 :第一磊晶层 142:第二磊晶层143 :第三磊晶层 151:栅极氧化层 152 :栅极金属 160 :绝缘层 170:源极导电通道 171 :源极接触层 172:源极导电层 180:漏极导电层【具体实施方式】 以下参照所附的附图详细叙述本专利技术的实施例。附图中相同的标号是用以标示相 同或类似的部分。需特别注意的是，附图已经简化以利清楚说明实施例的内容，且附图上的 尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本专利技术保护范围之用。 请参照图1，其绘示依照本专利技术一实施例的半导体结构的示意图。半导体结构10 为一垂直架构的碳化硅金属氧化物半导体场效晶体管（SiCMOSFET)，包括基材100、漂移层 ll〇、P型阱120、p型掺杂区131、n型掺杂区132、磊晶（外延）通道140、栅极氧化层151、 栅极金属152、绝缘层160、源极导电通道170与漏极导电层180。漂移层110(driftlayer) 位于基材100之上。P型讲120 (p-wellregion)、p型掺杂区131 (p+region)与n型掺杂区 132 (n+region)于漂移层110中构成多个掺杂区（dopingregion)。图1中的半导体结构 是绘示两个掺杂区，也就是有两个P型阱120、两个p型掺杂区131及两个n型掺杂区132。 位于两个P型阱120间的漂移层110形成接面场效晶体管区121(JFETregion)。其中n型 掺杂区132位于p型阱120之内，而至少一部分的p型掺杂区131位于p型阱120之内，且 P型掺杂区131与n型掺杂区132相邻。磊晶通道140为多层磊晶层结构（此处以两层为 例），至少覆盖于部分P型阱120及n型掺杂区132之上。栅极氧化层151位于磊晶通道 140之上。栅极金属152则位于栅极氧化层151之上。绝缘层160位于栅极金属152之上。 一接触孔（contacthole)贯穿绝缘层160及嘉晶通道140,与p型掺杂区131及n型掺杂 区132形成具良好欧姆接触的源极导电通道170。漏极导电层180位于基材100与漂移层 110接触的相反侧（此图中为基材100之下）。当M0SFET开启时，载子（电子）由源极经 源极导电通道170、n型掺杂区132、开启的磊晶通道140、接面场效应晶体管区121、漂移层 110、基材100、漏极导电层180,流到漏极。电流是在元件底部的漏极元件表面的源极间垂 直流动，故称为垂直式M0SFET。 半导体结构10属功率元件，图1中以n型M0SFET为例，故将基材100与漂移层 110的导电型标示为n型，然在其他实施例中半导体结构亦可为p型M0SFET(所有元件的导 电型与n型M0SFET相反），本专利技术并不限制M0SFET的导电型。 以下以图2A至图2D说明图1的半导体结构10的一制造方法实施例。 首先，如图2A所示，提供基材100,并于其上形成漂移层110。基材100的材料可 选用不同晶形的碳化硅，例如是3C-SiC，6H-SiC或4H-SiC。基材100与漂移层110皆具有 n型导电型，而基材100的掺杂浓度较漂移层110高，分别以n+基材与n-漂移层表示。在 一实施例中，n+基材100的掺杂浓度约为1018至1021cnT3,而n-漂移层110的掺杂浓度约 为 1014 至 1017cm3。 接着，如图2B所示，于n-漂移层110中形成掺杂区。掺杂区包括p型阱120、p型 掺杂区131及n型掺杂区132。p型掺杂区131与n型掺杂区132相邻，其中p型掺杂区 131只需有一部分位于p型阱120之内，而n型掺杂区132是整个设置于p型阱120之内。 p型阱120的掺杂浓度较n-漂移层110高，而p型掺杂区131与n型掺杂区132的掺杂本文档来自技高网...
【技术保护点】
一种半导体结构，其特征在于，包括：一基材；一漂移层，位于该基材之上，该基材及该漂移层具有n型导电型；多个掺杂区，间隔设置于该漂移层之中，以形成多个接面场效晶体管区分别位于该些掺杂区之间，每一该些掺杂区包括：一p型阱；一n型掺杂区，设置于该p型阱之内；一p型掺杂区，与该n型掺杂区相邻，至少一部分的该p型掺杂区设置于该p型阱之内；一磊晶通道，位于漂移层之上，且覆盖至少一部分的该n型掺杂区，该磊晶通道由至少二层磊晶层构成，该些磊晶层的导电型与掺杂浓度不完全相同；一栅极氧化层，位于该磊晶通道之上；一栅极金属，位于该栅极氧化层之上；以及一绝缘层，位于该栅极金属与该栅极氧化层之上。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：颜诚廷，米特柯·巴克斯，洪建中，赛奇·瑞雪诺，阿多夫·雪挪，李傳英，
申请(专利权)人：财团法人工业技术研究院，Acreo瑞典信息和通信技术研究有限公司，
类型：发明
国别省市：中国台湾;71
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。