半导体结构制造技术

本发明专利技术提供一种半导体结构，该半导体结构包括：一基材，具有一接触垫形成于其上；以及一聚合物层位于该基材上，该聚合物层被圖案化以暴露至少一部分的该接触垫，该聚合物层的钛表面污染物小于约1％、氟表面污染物小于约1％、锡表面污染物小于约1.5％、及铅表面污染物小于约0.4％。本发明专利技术可避免及/或减少来自例如胶带工艺的污染物。

【技术实现步骤摘要】
半导体结构本专利技术是一件分案申请，原申请的申请日为2010年11月16日，申请号为201010551927.6，专利技术名称为：半导体结构及半导体装置的制造方法。
本专利技术涉及半导体结构，且特别涉及一种表面经等离子体处理以减少或避免污染的半导体结构。
技术介绍
自集成电路(IC)问世以来，由于各种电子元件(例如晶体管、二极管、电阻、电容等)的集积度持续改良，半导体工业持续快速成长。主要而言，集积度的改良来自持续缩减元件的最小尺寸，使更多元件能被整合至单位面积中。近年来，已可见到半导体封装的许多变化冲击了整个半导体产业。表面粘着技术(surface-mounttechnology，SMT)及球栅阵列(ballgridarray，BGA)封装通常为高产能封装各种IC元件的重要步骤，同时亦使印刷电路板上接垫节距减小。传统IC封装结构基本上是以纯金细线连接裸片上的金属垫与分布于塑模树脂封装上的电极。另一方面，某些芯片级封装(CSP)及球栅阵列(BGA)封装依靠焊料凸块来提供裸片上的接触点与基材(例如封装基材、印刷电路板、其他裸片/晶片等)上的接触点之间的电性连接。其他芯片级封装(CSP)及球栅阵列(BGA)封装则是将焊球或凸块置于导电柱体上，依靠焊接来达到结构整合。在上述情况下，通常会以聚合物材料来覆盖焊球或凸块周边的基材，以保护基材表面。底部填充材料通常亦设置于IC及其底下的基材之间(例如封装基材)，以提供机械强度并保护IC免于受到环境污染物污染。在某些装置中，故意形成粗糙的聚合物表面，因而创造出珊瑚状(coral-like)的表面。此粗糙表面相信可使聚合物材料及底部填充材料之间的接合更为紧密，减少聚合物材料及底部填充材料之间的脱层。然而，经发现，此粗糙表面亦包含工艺中额外的污染物。例如，此粗糙表面似乎会使在晶背端薄化工艺中施予胶带所造成的胶带残余物增加。
技术实现思路
为克服现有技术中的缺陷，本专利技术提供一种半导体结构，包括：一基材，具有一接触垫形成于其上；一聚合物层位于该基材上，该聚合物层的由原子力显微镜及表面积差异比率(SADP)系数量测得到的表面粗糙度介于约1％至8％之间，且该聚合物层具有一开口暴露至少一部分的该导电垫；以及一凸块下金属结构，延伸贯穿该开口并与该导电垫电性连接。本专利技术亦提供另一种半导体结构，包括：一基材，具有一导电垫形成于其上；以及一聚合物层位于该基材上，该聚合物层经图案化以暴露至少一部分的该导电垫，该聚合物层的钛表面污染物小于约1％、氟表面污染物小于约1％、锡表面污染物小于约1.5％、及铅表面污染物小于约0.4％。本专利技术更提供一种半导体装置的制造方法，包括：形成一基材；形成一接触垫于该基材上；形成一保护层于该接触垫上，以暴露至少一部分的该接触垫；形成一凸块下金属结构与该接触垫电性连接；形成一导电凸块于该凸块下金属结构上；于该保护层的暴露表面上进行一第一等离子体工艺，该第一等离子体工艺使该保护层的一表面粗糙化；于进行该第一等离子体工艺后，进行一或多次工艺步骤；以及于该保护层的暴露表面上进行一第二等离子体工艺，该第二等离子体工艺减少该保护层的粗糙度。本专利技术的工艺可使表面实质上无杂质，及提供较光滑的表面，且更避免及/或减少来自例如胶带工艺的污染物。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下。附图说明图1～7显示依照本专利技术一实施例的方法制造半导体装置的中间阶段。图8包含使用一步骤等离子体工艺及两步骤等离子体工艺所形成的表面的图像。图9显示为使用一步骤等离子体工艺及两步骤等离子体工艺所形成的表面的粗糙度的比较图示。图10显示为使用一步骤等离子体工艺及两步骤等离子体工艺的样本上所发现的污染物的比较表格。其中，附图标记说明如下：102～基材104～电路108～层间介电层110～接触点112～金属间介电层114～接触点116～保护层118～导电垫120～第一钝化层210～第二钝化层310～凸块下金属籽晶层312～图案化掩模410～导电柱体412～导电盖层414～焊料516～污染物900～虚线1002～表格1004～表格具体实施方式本专利技术接下来将会提供许多不同的实施例以实施本专利技术中不同的特征。然而，这些实施例并非用于限定本专利技术。以下所讨论的特定实施例仅用于举例本专利技术实施例的制造及使用，但不限定本专利技术的范畴。在此所述的实施例是关于用于聚合物表面的两步骤等离子体处理，提供无污染物的表面供半导体装置使用。如以下所讨论，本专利技术实施例揭示使用一第一等离子体处理工艺自基材表面以使聚合物层表面粗糙化并使金属污染物结构松散以利后续蚀刻制成移除污染物，及使用第二等离子体处理工艺使表面较为光滑，其中基材可为裸片、晶片、印刷电路板、封装基材等。可相信的是，在此所述的工艺可使表面实质上无杂质，及提供较光滑的表面，且更避免及/或减少来自例如胶带工艺的污染物。在本专利技术所举例的各种图示及实施例中，相似参考标号代表相似元件。图1-图7显示依照本专利技术一实施例的方法制造半导体装置的各种中间阶段。首先参见图1，其显示本专利技术一实施例的一部分的基材102，并可视需要形成电路104于其上。基材102可包含，例如，块材硅、掺杂或非掺杂的基材、或半导体有源层覆于绝缘层上(SOI)的基材。通常，半导体覆于绝缘层上(SOI)的基材包含例如硅的半导体材料层形成于绝缘层上。此绝缘层可例如为深埋氧化层(BOX)或氧化硅层。提供于基材上的绝缘层通常为硅或玻璃基材。亦可使用其他基材，例如多层或梯度基材。各种特定应用的电路104可视需要形成于基材102上。在一实施例中，电路104包含形成于基材102上的一或多层介电层及其上的电子装置。可于介电层之间形成金属层以传递电子装置间的电子信号。亦可于一或多层的介电层中形成电子装置。例如，电路104可包含各种N型金属氧化物半导体(NMOS)及/或P型金属氧化物半导体(PMOS)装置，例如晶体管、电容、电阻、二极管、光二极管、熔丝等，彼此相互连接以进行一或多种功能。这些功能可包含存储器结构、处理器结构、传感器、扩大器、配电器(powerdistribution)、输入/输出线路等。本领域技术人员可知的是，上述例子仅用以举例说明，以更加详尽解释各种实施例中的应用，但非通过上述方式限制本专利技术。于特定应用中亦可使用其他电路。图1亦显示层间介电(inter-layerdielectric，ILD)层108。层间介电层108可由低介电常数材料形成，例如硅磷酸玻璃(phophosilicateglass，PSG)、硼硅磷酸玻璃(boronphosphosilicateglass，BPSG)、氟硅玻璃(FSG)、SiOxCy、旋涂式玻璃(spin-onglass)、旋涂式聚合物(spin-onpolmers)、碳硅材料、前述的化合物、前述的复合材料或前述的组合等，并可由任何公知方法制成，例如旋转涂布(spinning)、化学气相沉积(CVD)、等离子体增强式化学气相沉积(plasma-enhancedCVD，PECVD)。值得注意的是，层间介电层108可包含多个介电层。接触点，例如接触点110，形成贯穿层间介电层108，以与电路104电性接触。接触点110可由例如下述方法形成，使本文档来自技高网...

【技术保护点】
一种半导体结构，包括：一基材，具有一接触垫形成于其上；以及一聚合物层位于该基材上，该聚合物层被圖案化以暴露至少一部分的该接触垫，该聚合物层的钛表面污染物小于约1％、氟表面污染物小于约1％、锡表面污染物小于约1.5％、及铅表面污染物小于约0.4％。

【技术特征摘要】
2010.06.18 US 12/818,8901.一种半导体结构，包括：一基材，具有一接触垫形成于其上；一聚合物层位于该基材上，该聚合物层被图案化以暴露至少一部分的该接触垫；以及一凸块下金属结构，延伸于该聚合物层之上并与该接触垫电性连接，其中该聚合物层具有一第一部分及与该第一部分连接的第二部分，该第一部分被该凸块下金属结构完全覆盖，该凸块下金属结构直接接触该第一部分的一顶表面与一侧壁，该第二部分由该凸块下金属结构露出，该第一部分具有一第一表面粗糙度，该第二部分具有不同于该第一表面粗糙度的一第二表面粗糙度，该聚合物层的由原子力显微镜以表面积差异比率系数所测得的该第二表面粗糙度介于1％至8％之间。2.如权利要求1所述的半导体结构，其中该聚合物层的钛表面污染物小于1％、氟表面污染物小于1％、锡表面污染物小于1.5％、及铅表面污染物小于0.4％。3.一种半导体结构，包括：一基材，具有一接触垫形成于其上；一聚合物层位于该基材上，该聚合物层具有一第一部分及与该第一部分连接的第二部分，该第一部分具有一第一表面粗糙度...

【专利技术属性】
技术研发人员：卢祯发，刘重希，余振华，陈威宇，陈正庭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71